具有相位内插功能的时钟产生装置及其相关方法

摘要

本发明的实施例披露了一种具有相位内插功能的时钟产生装置及其相关方法。该时钟产生装置包含相位内插控制器、除N电路、相位内插振荡器、相位/频率检测器、以及回路滤波器。相位内插控制器用以产生一内插控制信号。相位/频率检测器用以检测一第二参考时钟与一反馈时钟间的一相位差，并输出一相位误差信号来表示该相位差。回路滤波器用以滤波该相位误差信号以产生一第一控制信号。相位内插振荡器产生由该相位内插控制信号及该第一控制信号所控制的一输出时钟。除N电路将该输出时钟除以一整数N，以产生该反馈时钟。

权利要求

1.一种时钟产生装置，用以接收一输入时钟以输出一输出时钟，该装置包含有：一相位内插控制器，用以依据该输入时钟产生一相位内插控制信号；

一相位/频率检测器，用以检测一第二参考时钟与一反馈时钟间的一相位差，并输出一相位误差信号来表示该相位差；

一回路滤波器，滤波该相位误差信号，以产生一第一控制信号；

一相位内插振荡器，用以依据该相位内插控制信号对一第一参考时钟进行相位内插以产生一相位内插信号，及依据该第一控制信号与相位内插信号以产生该输出时钟；以及一分频电路，用以将该输出时钟进行分频，以产生该反馈时钟。

2.如权利要求1所述的时钟产生装置，还包含有：一可变延迟模块，耦接于该相位/频率检测器，使用由一第二控制信号所控制的一延迟量来延迟该输入时钟，以产生该第二参考时钟。

3.如权利要求2所述的时钟产生装置，该可变延迟模块还包含：一延迟控制器，用以接收该输入时钟与该输出时钟，并据以产生该第二控制信号；以及一可变延迟单元，耦接于该相位/频率检测器与该延迟控制器，使用由该第二控制信号所控制的该延迟量来延迟该输入时钟，以产生该第二参考时钟。

4.如权利要求3所述的时钟产生装置，该延迟控制器还包含：一混合器，用以混频该输入时钟与该输出时钟，以产生一关联信号；以及一低通滤波器，用以滤波该关联信号，以产生该第二控制信号。

5.如权利要求2所述的时钟产生装置，还包含：一固定延迟电路，耦接于该相位内插振荡器，用以延迟该输入时钟以产生该第一参考时钟至该相位内插振荡器。

6.如权利要求1、2、3、4或5所述的时钟产生装置，该相位内插振荡器包含：一相位内插器，用来于该输出时钟及该第一参考时钟间施行一相位内插以产生一内插时钟，其中该第一参考时钟间具有由该相位内插控制信号所控制的一内插因子；以及一可变延迟线，耦接于该相位内插器及该回路滤波器，依据由该第一控制信号来延迟该内插时钟，以产生该输出时钟。

7.如权利要求6所述的时钟产生装置，该相位内插器包含：至少一第一晶体管，用以接收该输出时钟；

至少一第二晶体管，用以接收该第一参考时钟；

一共负载电路，耦接于该第一晶体管与该第二晶体管；

一偏压电路，依据该相位内插控制信号来建立该第一晶体管的一第一偏压状态及该第二晶体管的一第二偏压状态。

8.如权利要求7所述的时钟产生装置，其中该第一晶体管为一第一差动对的一部分，且该第二晶体管为一第二差动对的一部分。

9.如权利要求7所述的时钟产生装置，该偏压电路包含：一第一电流源，耦接于该第一晶体管，用以提供一第一电流来偏压该第一晶体管；以及一第二电流源与一开关对，依据该相位内插控制信号而提供一第二电流，来偏压该第一晶体管与该第二晶体管。

10.如权利要求6所述的时钟产生装置，该相位内插控制器包含：一触发器，用以接收该输入时钟，并输出该相位内插控制信号；以及一反相器链，用以接收该相位内插控制信号，并输出一重置信号来重置该触发器。

11.如权利要求1、2、3、4、或5所述的时钟产生装置，该相位内插控制器包含：一触发器，用以接收该输入时钟，并输出该相位内插控制信号；以及一反相器链，用以接收该相位内插控制信号，并输出一重置信号来重置该触发器。

12.一种时钟产生方法，包含有下列步骤：依据一输入时钟产生一相位内插控制信号；

检测一第二参考时钟与一反馈时钟间的一相位差，并输出一相位误差信号来表示该相位差；

滤波该相位误差信号以产生一第一控制信号；

依据该相位内插控制信号对一第一参考时钟进行相位内插以产生一相位内插信号；

依据该第一控制信号与相位内插信号以产生一输出时钟；以及将该输出时钟进行分频，以产生该反馈时钟。

13.如权利要求12所述的方法，还包含下列步骤：经由一第二控制信号所控制的一延迟量来延迟一输入时钟，以产生该第二参考时钟。

14.如权利要求13所述的方法，还包含下列步骤：依据该输入时钟与该输出时钟间的一关系来产生该第二控制信号。

15.如权利要求14所述的方法，其中产生该第二控制信号的该步骤还包含下列步骤：混频该输入时钟与该输出时钟，并产生一关联信号；以及滤波该关联信号，并产生该第二控制信号。

16.如权利要求12所述的方法，还包含下列步骤：延迟该输入时钟，并产生一第一参考时钟。

17.如权利要求12、13、14、15或16所述的方法，还包含下列步骤：依据一内插因子对该输出时钟与该第一参考时钟进行一相位内插，以产生一内插时钟，其中，该内插因子由该相位内插控制信号所控制；以及依据该第一控制信号来延迟该内插时钟，以产生该输出时钟。

18.如权利要求12、13、14、15或16所述的方法，其中产生该相位内插控制信号的该步骤还包含下列步骤：依据该输入时钟产生该相位内插控制信号。

19.如权利要求18所述的方法，其中产生该相位内插控制信号的该步骤还包含下列步骤：依据该相位内插控制信号产生一重置信号，以重置产生该相位内插控制信号的该步骤。

说明书

具有相位内插功能的时钟产生装置及其相关方法

技术领域

[0001] 本发明涉及一种时钟产生装置及其相关方法，尤其是涉及一种具有相位内插功能的时钟产生装置及其相关方法。

背景技术

[0002] 在许多应用上，时钟产生装置(例如是锁相回路(PLL)、延迟锁住回路(DLL))为一十分重要的电路。在本说明书中以锁相回路作为说明，图1说明用以接收一参考时钟及产生一输出时钟的一已知锁相回路100，其中该输出时钟由一频率较其快N倍的该参考时钟来进行锁相，且N为一整数。锁相回路100包含：相位/频率检测器(PFD)110、回路滤波器(Loop filter)120、电压控制振荡器(VCO)130及除N电路150。其中，相位/频率检测器110用以检测该参考时钟及一反馈时钟间的一相位差，并产生一相位误差信号PE来表示该相位差。回路滤波器120用以滤波该相位误差信号PE以产生一电压信号VCON。电压控制振荡器130在电压信号VCON的控制下产生该输出时钟。除N电路(分频电路)150用以将该输出时钟除以N以产生该反馈时钟。众所周知，锁相回路100通过一反馈的方式调整电压信号VCON，以使得该反馈时钟的相位能与该参考时钟对准。在一稳态下，该反馈时钟可以准确地与该参考时钟对准，因此，相位误差PE几乎为零，且电压信号VCON几乎为一常数值。

[0003] 电压控制振荡器130为包含有一电压控制延迟线(VCDL)135的一环式振荡器，其中，电压控制延迟线135耦接于一自反馈(self-feedback)的电路拓朴(topology)。电压控制延迟线135具有由电压信号VCON所控制的一延迟量。当该延迟量发生变化时，电压控制振荡器130的振荡频率也会随之变化，换言之，电压控制振荡器130的振荡频率可视为由电压信号VCON所控制。为此本领域技术人员所熟知，由于振荡时钟反复地在电压控制延迟线135上循环而累积噪声量，故环式振荡器上通常具有许多噪声。此外，环式振荡器上的噪声量将会使得锁相回路的效能衰减，因此，亟需一用以消除锁相回路中的环式振荡器上的噪声的装置及方法。

[0004] 这里，与上述相关问题的研究及/或探讨的文献有三篇美国专利及两篇期刊。此三篇美国专利的号码分别为US 6,683,506、US 6,617,936及US6,861,916，而该两篇期刊中之一刊载于「2007 Symposium on VLSI CircuitsDigest of Technical Papers」中第166页至第167页，标题为“Alow jitter1.6GHz multiplying DLL utilizing a scrambling time-to-digitalconverter and digital correlation”，而另一篇则刊载于「IEEE Journalof Solid State Circuits，vol.37，pp.1795-1803，Dec.2002」，其标题为“A multiple-crystal interface PLL with VCO alignment to reducephase noise”。兹列出以供参考。

发明内容

[0005] 本发明的实施例披露了一种相位内插功能的时钟产生装置。本发明的时钟产生装置包含相位内插控制器、相位/频率检测器、回路滤波器、相位内插振荡器以及除N电路。相位内插控制器，经由一输入时钟产生一相位内插控制信号。相位/频率检测器，用以检测一第二参考时钟与一反馈时钟间的一相位差，并输出一相位误差信号来表示该相位差。回路滤波器，用以滤波该相位误差信号，并产生一第一控制信号。相位内插振荡器，于一相位内插下产生一输出时钟。分频电路，用以将该输出时钟进行分频，以产生该反馈时钟。

[0006] 本发明的实施例披露了一种时钟产生的方法。该方法包含：经由一输入时钟产生一相位内插控制信号；检测一第二参考时钟与一反馈时钟间的一相位差，并输出一相位误差信号来表示该相位差；滤波该相位误差信号来产生一第一控制信号；于一相位内插下产生一输出时钟，其中，该振荡状态由该第一控制信号所控制，且该相位内插由一相位内插控制信号所控制；以及，将该输出时钟进行分频以产生该反馈时钟。

附图说明

[0007] 图1为已知锁相回路的一功能方块的示意图。

[0008] 图2A为本发明的锁相回路的一实施例的功能方块的示意图。

[0009] 图2B为说明图2A的锁相位路中的固定延迟电路与相位内插控制器的一实施例的示意图。

[0010] 图2C为说明图2B的固定延迟电路与相位内插控制器的时序图。

[0011] 图2D为相位内插器的一实施例的示意图。

[0012] 附图符号说明

[0013] 100、200 锁相回路

[0014] 110、250 相位/频率检测器

[0015] 120、260 回路滤波器

[0016] 130、 电压控制振荡器

[0017] 135、 电压控制延迟线(VCDL)

[0018] 150、270 除N电路

[0019] 210 固定延迟电路

[0020] 220 相位内插(PI)控制器

[0021] 230 相位内插环式振荡器(PIRO)

[0022] 222 数据触发器

[0023] 224 反相器链

[0024] 232 相位内插器

[0025] 233 反相器

[0026] 234 开关

[0027] 235 可变延迟模块

[0028] 236、237 电流源

[0029] 238 可变延迟线

[0030] 240 可变延迟单元

[0031] 275 延迟控制器

[0032] 280 混合器

[0033] 290 低通滤波器

[0034] CON1、CON2 控制信号

[0035] CORR 关联信号

[0036] FB 反馈时钟

[0037] IB、IB1、IB2 电流

[0038] ICLK 内插时钟

[0039] M1a、M1b、M2a、M2b NMOS晶体管

[0040] OUT 输出时钟

[0041] PE 相位误差信号

[0042] PIC 相位内插控制信号

[0043] R1a、R1b 电阻

[0044] REF、REF1、REF2 参考时钟

[0045] VCON 电压信号

[0046] VDD、VSS 电源端

具体实施方式

[0047] 说明书中所例示本发明的多个实施例，都为本发明的较佳实施例，其目的用于说明本发明可以许多方式来加以实施以及并非用来限定本发明实施的范围。换言之，本领域技术人员可通过此些实施例的描述而得知本发明的细节，故在此不再赘述。

[0048] 如上所述，在一般情况下，由于振荡时钟反复地在延迟线上循环而将噪声予以累积，故环式振荡器上通常具许多噪声。此外，环式振荡器上的噪声量将会使得锁相回路的效能衰减。相对而言，一参考时钟通常具有较少的噪声。而改善锁相回路的输出时钟的方法之一，依据该参考时钟来对该振荡时钟进行相位内插，但须注意不要因相位内插不当而产生脉冲(glitch)。

[0049] 图2A为本发明的锁相回路200的一实施例的功能方块的示意图。锁相回路200接收一参考时钟REF，并产生一输出时钟OUT，其中，输出时钟OUT被频率较其快N倍的参考时钟锁相，且N为一整数。锁相回路200包含：固定延迟电路210、相位内插环式振荡器(PIRO)230、相位内插(PI)控制器220、除N电路(或称「分频电路」)270、可变延迟模块235、相位/频率检测器(PFD)250，以及回路滤波器260。固定延迟电路210接收参考时钟REF，并输出一第一延迟参考时钟REF1，其中，第一延迟参考时钟REF1落后参考时钟REF一固定的延迟量。相位内插环式振荡器230接收第一延迟参考时钟REF1，并在一相位内插控制信号PIC及一第一控制信号CON1的控制下产生输出时钟OUT。相位内插控制器220接收参考时钟REF，并产生相位内插控制信号PIC。除N电路270将输出时钟OUT除以N，以产生一反馈时钟FB。可变延迟模块235输出一第二延迟参考时钟REF2，其中，第二延迟参考时钟REF2落后参考时钟REF一延迟量，且该延迟量为在一闭回路中由一第二控制信号CON2所控制的一可变量。相位/频率检测器250接收第二延迟参考时钟REF2及反馈时钟FB，并输出一相位误差信号PE，其中，相位误差信号PE代表第二延迟参考时钟REF2与反馈时钟FB间的相位差。回路滤波器260滤波相位误差信号PE，以产生第一控制信号CON1来控制相位内插环式振荡器230。在稳态下，相位误差信号PE的平均值为零，且设定第一控制信号CON1于一适当的数值以使得相位内插环式振荡器230的振荡频率较参考时钟REF的频率至少快N倍以上。同时，设定第二控制信号CON2于一适当的数值以使得输出时钟OUT的相位被适当地调配，并因此可在相位内插环式振荡器230上施行出一无缝(seamless)的相位内插。在另一实施例中，固定延迟电路210可省略不用。

[0050] 在一实施例中，可变延迟模块235包含：一可变延迟单元240及一延迟控制器275。可变延迟单元240接收参考时钟REF，并输出具有与参考时钟REF有关一可变量的一第二延迟参考时钟REF2，其中该可变量由第二控制信号CON2所控制。延迟控制器275用以产生第二控制信号CON2。在一较佳实施例中，延迟控制器275还包含一混合器280及一低通滤波器(LPF)290。混合器280混合参考时钟REF与输出时钟OUT的频率，并产生一相关信号CORR来量化表示参考时钟REF与输出时钟OUT间的关联性(correlation)。低通滤波器290接收相关信号CORR，并产生第二控制信号CON2。由于可变延迟模块235具有多种实施方式，且为本领域技术人员所熟悉，故在此省略其它实施态样。

[0051] 请再参考图2A。相位内插环式振荡器230的另一实施例还包含相位内插器(PI)232及可变延迟线238。相位内插器232接收输出时钟OUT及第一延迟参考时钟REF1，并于相位内插控制信号PIC的控制下输出一内插时钟ICLK。可变延迟线238接收内插时钟ICLK，并于第一控制信号CON1的控制下产出输出时钟OUT。内插时钟ICLK的相位被内插于输出时钟OUT的相位与第一延迟参考时钟REF1的相位之间。其可以数学式来作表示，如下所示：

[0052] ICLK＝(REF1×β)+OUT×(1-β)+δ

[0053] 于此，ICLK表示内插时钟ICLK的相位；REF1表示第一延迟参考时钟REF1的相位；δ表示因电路延迟所造成的偏移量；β为由相位内插控制信号PIC所控制且数值非0即1的一内插因子(interpolation factor)。更特别的是，除非相位内插控制信号PIC的数值被拉起至高位准(亦即逻辑“1”)，否则β不会为0。一种相位内插的施行方式，可通过适时地拉起相位内插控制信号PIC至高位准，并使用噪声较少的第一延迟参考时钟REF1(据推测)来对相位内插环式振荡器230的振荡时钟施行一相位内插。

[0054] 图2B为说明固定延迟电路210与相位内插控制器220的一实施例的示意图。固定延迟电路210接收参考时钟REF，并通过两串接反相器来输出第一延迟参考时钟REF1。相位内插控制器220包含：数据触发器(DFF)222及反相器链224。数据触发器222接收逻辑信号“1”，并于参考时钟REF的触发下输出相位内插控制信号PIC。反相器链224，包含有四个串接触发器，用以接收相位内插控制信号，并输出一重置信号RESET，以重置(reset)数据触发器222。图2C为说明参考时钟REF、第一延迟参考时钟REF1与相位内插控制信号PIC间的一范例时序图。请注意，在第一延迟参考时钟的一升缘前，相位内插控制信号PIC即刻被拉起至高位准；在第一延迟参考时钟的一升缘后，相位内插控制信号PIC即刻被拉下至低位准(亦即逻辑“0”)。如先前所述，仅当相位内插信号PIC被拉起时至高位准时，才使用第一延迟参考时钟REF1来对相位内插环式振荡器230施行一相位内插。因此，施行相位内插的时刻约发生于第一延迟参考时钟REF1的升缘处。

[0055] 由于相位内插器(PI)232具有多种实施方式，且为本领域技术人员所熟悉。图2D为本发明的相位内插器232的一实施例的示意图。在此一实施例中，采用了全差动(fully differential)的一电路拓朴，其中，该电路拓朴通过一正端及一负端来体现。举例来说，输出时钟OUT通过一正端OUT+及一负端OUT-来体现的。相位内插器232包含：第一差动对M1a-M1b及第二差动对M2a-M2b。第一差动对M1a-M1b接收输出时钟OUT+/-，而第二差动对M2a-M2b接收第一延迟参考时钟REF1+/-。第一差动对M1a-M1b与第二差动对M2a-M2b共享一一般负载电路，亦即一电阻对R1a-R1b。这里，VDD表示一第一固定电位电路节点(通常是连接至一电源供应端)。相位内插器232还包含有一偏压电路，该偏压电路依据该相位内插控制信号来建立第一差动对M1a-M1b的一第一偏压状态与第二差动对M2a-M2b的一第二偏压状态。在一较佳实施例中，该偏压电路包含有：第一电流源236及第二电流源237。第一电流源236提供一第一电流IA，而第二电流源237提供一第二电流IB。这里，VSS表示一第二固定电位电路节点(通常是接地)。第二电流IB还通过一开关对234-235而被分流成两电流IB1及IB2。当相位内插控制信号PIC被拉高至高位准时，开关235与开关234分别被开启(turn-on)及关闭(turn-off)而使得电流IB2等于电流IB。当相位内插控制信号PIC没有被拉高至高位准时，开关234与开关235分别被开启及关闭而使得电流IB1等于电流IB。反相器233对相位内插控制信号PIC施以一逻辑反相运作，以控制开关234。电流IA及IB1用以偏压第二差动对M2a-M2b，而电流IB2用以偏压第一差动对M1a-M1b。当相位内插控制信号PIC没有被拉起至高位准时，第一差动对被电流IA及IB偏压，而第二差动对则是没有任何电流予以偏压。结果，内插时钟ICLK+/-的相位与位移一偏移(offset)δ的输出时钟OUT+/-的相位相等，其中该偏移δ由电路延迟所造成。当相位内插控制信号PIC被拉起至高位准时，第一差动对与第二差动对分别被电流IA及电流IB所偏压。结果，内插时钟ICLK+/-的相位等于内插于输出时钟OUT+/-的相位及第一延迟参考时钟REF1+/-的相位的一相位移位一偏移δ，其中，第一延迟参考时钟REF1+/-具有一内插因子β，且β由电流IA与电流IB间的一相对量所控制。在第一个较极端的案例中，电流IA为零，而内插因子β为1。于此，当相位内插控制信号PIC被拉起至高位准时，相位内插环式振荡器230的反馈路径为断路(broken)，且内插时钟ICLK+/-的相位与加上偏移δ的输出时钟REF1+/-的相位相同，其中，偏移δ由电路延迟所造成。在第二较极端的案例中，电流IB为零，内插因子β为0，且没有相位被内插于第一参考时钟REF1+/-。于此，内插时钟ICLK+/-的相位与加上偏移δ的输出时钟OUT+/-的相位相同，且相位内插环式振荡器230在功能上与已知环式振荡器相同，其中，偏移δ由电路延迟所造成。当内插因子β不为0时，具较少噪声的第一延迟参考时钟REF1(据推测)被引入相位内插环式振荡器
230中，并因此而减少环式振荡器的振荡时钟中的噪声。

[0056] 请再参考图2D。电流源236、237可通过NMOS晶体管来体现。本领域技术人员都知道如何以NMOS来实现一电流源，故不另赘述。在一实施例中，电流源236、237中的任一的输出位阶(level)都可动态地被调整。于此，图2A中所示的相位内插环式振荡器230的内插因子β可动态地被调整。在一实施例中，内插因子β初始被设定为零，且仅在第一控制信号CON1达到一稳定位阶(stabilized level)时才被设定为非零值。

[0057] 现在请再参考图2A。可变延迟线238可通过接收一可变偏压电流的一反相器链来体现，其中，该可变偏压电流决定了该反相器链的电路延迟的大小。在此案例中，第一控制信号CON1确定了可变偏压电流及电路延迟量的大小。可变延迟线238也可由被本领域技术人员所知悉的许多其它电路所来体现。

[0058] 请再参考图2A。相位/频率检测器250、回路滤波器260及除N电路270为本领域技术人员所熟悉，故于此不再赘述。在稳态下，第一控制信号CON1在闭回路方式下被建立，以控制相位内插环式振荡器230，如：迫使反馈时钟FB的相位与第二延迟参考时钟REF2对准。回路滤波器260包含有一些电路元件，如：电阻或电容。在一实施例中，回路滤波器260所包含的电路元件，可根据相位内插环式振荡器230中的相位内插因子β来动态调整。

[0059] 虽然相位内插环式振荡器230中的相位内插的目的在于通过引入一具较少噪声(据推估)的第一参考时钟REF1来减少环式振荡器中振荡时钟的噪声位阶，输出时钟OUT的平均时钟会与第一延迟参考时钟REF1的平均相位一致。否则，可通过在相位内插下产生剧烈的相位变化来减少噪声位阶，其中，此状况发生在第一延迟参考时钟REF1的升缘附近。当剧烈的相位变化发生于每一第一延迟参考时钟REF1的升缘处，一被称为“参考杂波”(reference spur)的混附波(spurious tone)将于输出时钟OUT出现。剧烈的相位变化可通过适当地建立第二控制信号CON2来予以缓和，以控制在一闭回路中的可变延迟单元240，其中该闭回路采用包含有混合器280及低通滤波器290的反馈回路。混合器280通过混频参考时钟REF与输出时钟OUT来估测混附波(spurious tone)的振幅，并通过关联信号CORR来表示振幅。低通滤波器滤波该关联信号CORR而产生第二控制信号CON2，并以第二控制信号CON2来控制可变延迟单元240。因此，可变延迟单元240的延迟量可被调整，以便最小化混附波。在另一实施例中(图未示)，混合器混频第一延迟时钟REF1(而非参考时钟REF)与输出时钟OUT。又在另一实施例中(图未示)，混合器混频第二延迟时钟REF2(而非参考时钟REF或第一延迟时钟REF1)与输出时钟OUT。

[0060] 简言之，锁相回路200中具有两控制回路。当相位误差信号PE的平均值为零时，则第一控制回路被予以设定；而当第一控制回路被予以设定时，则第一控制信号CON1被适当建立以使得反馈时钟FB与第二延迟参考时钟REF2一致。当关联信号CORR的平均值为零时，则第二控制回路被予以设定；而当第二控制回路被予以设定时，则关联信号CORR被适当建立以使得输出时钟OUT与第一延迟参考时钟REF1能一致，因此，除可以完美地施行相位内插外，在输出时钟OUT中的参考杂波也是很小。

[0061] 如图1中所示已知的锁相回路100，除非控制电压VCON的平均值能被准确地建立，否则输出时钟的平均频率无法精确为参考时钟的平均频率的N倍快。由于通过参考时钟而施行的相位内插，甚至在控制信号CON1的平均值没有被准确建立下，图2中的锁相回路200的输出时钟OUT的平均频率仍可精确为参考时钟REF的平均频率的N倍快。只要控制信号CON1的平均值别跟理想值相差太多，则相位误差(起因于控制信号CON1的平均值的不精确)可以参考时钟而施行的相位内插来进行修正，并因此修正输出时钟OUT的平均频率。这使得第一控制回路在没有输出时钟的相位/频率锁定漏失的风险下，能偶尔被停用(deactivated)。在一实施例中，第一控制回路可间歇地被停用。当第一控制回路被停用时，第一控制回路冻结第一控制信号CON1或设定相位误差信号PE为零。第二控制回路也可间歇地被停用。当第二控制回路被停用时，第二控制回路冻结第二控制信号CON1或设定关联信号CORR为零。在一实施例中，仅有在第一控制回路被设定时，第二控制回路才被启用(activate)。上述的作法减少了这两控制回路间的交互干扰。

[0062] 混合器280与低通滤波器290都为本领域技术人员所熟知，故不再说明。可变延迟单元240可以由一可变电流所控制的一反相器链来体现，其中第二控制信号CON2控制该可变电流的大小及可变延迟单元240的延迟量大小。

[0063] 第一控制信号CON1与第二控制信号CON2可以许多形式来体现，这些形式包含有：连续时间电压信号及离散时间数字信号。当第一控制信号CON1以离散时间数字信号来体现时，相位/频率检测器250可以时间至数字转换器(Time-to-digital converter，TDC)来体现，且此为本领域技术人员所熟知，故略去不谈。于此，回路滤波器260为包含有许多数字信号处理(DSP)单元的一数字电路，这些数字信号处理单元可为数据触发器、加法器及乘法器…等。当第二控制信号CON2以离散时间数字信号来体现时，低通滤波器290必须包含有模拟至数字转换器(ADC)，因为时间至数字转换器为本领域技术人员所熟知，故不再详述。

[0064] 以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。