本发明提供的是一种数据缓冲式多通道监控装置。数字信号处理器(U1)连接可编程逻辑器件(U2)、现场可编程门阵列(U3)、多路选择开关(U5)、通信接口(U6)、故障报警接口(U11)、外部存储器(U12)，可编程逻辑器件(U2)连接现场可编程门阵列(U3)、视频解码器(U10)、外部存储器(U12)，现场可编程门阵列(U3)连接液晶显示屏(U4)，多路选择开关(U5)连接如风速传感器、水流传感器、温度传感器，通信接口(U6)连接GPS信号板(U7)、PC机(U8)，CCD光电转换器(U9)连接视频解码器(U10)。本发明的主要优点和效果在于将系统各个模块的数据通过多通道数据缓冲技术进行处理，最终提供了一套高可靠性、全面实用的监控系统。
1.一种数据缓冲式多通道监控装置，它包括数字信号处理器(U1)、可编程逻辑器件(U2)、现场可编程门阵列(U3)、液晶显示屏(U4)、多路选择开关(U5)、通信接口(U6)、GPS信号板(U7)、PC机(U8)、CCD光电转换器(U9)、视频解码器(U10)、故障报警接口(U11)和外部存储器(U12)，其特征是：数字信号处理器(U1)连接可编程逻辑器件(U2)、现场可编程门阵列(U3)、多路选择开关(U5)、通信接口(U6)、故障报警接口(U11)、外部存储器(U12)，可编程逻辑器件(U2)连接现场可编程门阵列(U3)、视频解码器(U10)、外部存储器(U12)，现场可编程门阵列(U3)连接液晶显示屏(U4)，多路选择开关(U5)连接风速传感器、水流传感器、温度传感器，通信接口(U6)连接GPS信号板(U7)、PC机(U8)，CCD光电转换器(U9)连接视频解码器(U10)；所述可编程逻辑器件(U2)采用CPLD的XC9536XL芯片，CPLD芯片的2-6、8脚为PWM6-PWM1输出，分别连接第三十七-四十二电阻(R37-R42)到+3.3V电源，
7脚为PWM的T1引脚，35脚为PWM的T2引脚，9脚为DRIVE引脚，10、23、31脚接DGND，15脚为TDI_CPLD输入，30脚为TDO_CPLD输出，16脚为TMS_CPLD引脚，17脚为TCK_CPLD引脚，20脚为HV_S引脚，22脚为LV_S引脚，开关S1与第三十六电容(C36)并联连接、一端连接24脚且经第一百零三电阻(R103)连接到+3.3V电源、另一端连接到DGND，21、32、41脚连接+3.3V电源，25-29、33脚为PWM6O、PWM4O、PWM2O、PWM5O、PWM3O和PWM1O引脚，38脚为IPMF_S引脚，39脚为BREAK引脚，可编程逻辑器件的JTAG-CPLD芯片的TCK1脚为TCK_CPLD引脚，GND2脚接DGND，TDI3脚为TDI_CPLD引脚，VCC4脚接+5V电源，TMS5脚为TMS_CPLD引脚，TDO6脚为TDO_CPLD引脚，第五十四-五十六电容(C54-C56)并联、分别连接+3.3V到DGND。
2.根据权利要求1所述的数据缓冲式多通道监控装置，其特征是：所述现场可编程门阵列采用XC2S200-5PQ208C芯片，现场可编程门阵列芯片的12、26、39、53、65、92、105、117、
130、144、156、170、184、197、208脚为VCC引脚，3脚为FPGA_RST引脚，77脚为IFCLK引脚，
80脚为FPGA_CLK引脚，2脚为TMS引脚，157脚为TDO引脚，207脚为TCK引脚，106脚为PROG引脚；第四十六-五十七电容(C46-C57)连接+2.5V到DGND，第五十八-七十三电容(C58-C73)连接+3.3V到DGND。
3.根据权利要求1或2所述的数据缓冲式多通道监控装置，其特征是：故障报警接口上连接的故障报警电路图为，输入信号母线电压IPMP连接串联的第八十一电阻(R81)和第八十二电阻(R82)的一端、串联的第八十一电阻(R81)和第八十二电阻(R82)的另一端连接到第八A运放(U8A)和第八B运放(U8B)，第八十三电阻(R83)与第三十五电容(C35)并联、一端连接于第八十二电阻(R82)与第八A运放(U8A)之间、另一端连接P_GND，第七十四电阻(R74)与第十一电容(C11)并联、一端接第八A运放(U8A)及第三十二电阻(R32)、另一端接P_GND、第三十二电阻(R32)接VCC+15V，第八A运放(U8A)的输出连接第七十三电阻(R73)到VCC+15V、连接第七十一电阻(R71)到第五三极管(Q5)基电极，第五三极管(Q5)共射极连接P_GND、集电极输出连接第五十三电阻(R53)到O1单元，O1单元连接第四十一电阻(R14)到VCC+5V、输出连接HV_S过压报警信号，第五十五电阻(R55)与第十二电容(C12)并联、一端连接第八B运放(U8B)和第九十电阻(R90)、另一端接P_GND、第九十电阻(R90)接VCC+15V，第八B运放(U8B)的输出连接第七十五电阻(R75)到VCC+15V、连接第七十二电阻(R72)到第六三极管(Q6)基电极，第六三极管(Q6)共射极连接P_GND、集电极输出连接第五十四电阻(R54)到O2单元，O2单元连接第十六电阻(R16)到VCC+5V、输出连接LV_S欠压报警信号。
数据缓冲式多通道监控装置
(一)技术领域
[0001] 本发明涉及的是一种监控系统，具体地说是一种数据缓冲式监控系统。(二)背景技术
[0002] 现在普遍使用的监控系统主要有以下几种：
[0003] 1、利用LED显示屏显示如船舶等装置的状况。缺点是显示信息单调，不能显示视频信息。
[0004] 2、利用能够显示视频信息的视频监视器显示船舶主舵、翼舵等装置的情况。但这种监控方式只能单纯地显示图像信息，不能对图像信息进行深层次处理，而且，一套显示系统只能显示一路图像，不具备分屏显示多路视频图像的功能。
[0005] 3、利用基于PC平台的监控显示系统。这种系统能够实时显示主舵、翼舵等装置的运行情况，并且能够对图像进行深层次分析，同时能够显示多路图像。但这种系统需要特殊的视频采集卡，安装调试需要较高知识水平，而且成本高，体积庞大，在空间要求严格的装置上推广困难。(三)发明内容
[0006] 本发明的目的在于提供一种可靠性高、适用性好的数据缓冲式多通道监控装置。
[0007] 本发明的目的是这样实现的：
[0008] 它包括数字信号处理器U1、可编程逻辑器件CPLD U2、现场可编程门阵列FPGA U3、液晶显示屏U4、多路选择开关U5、通信接口RS232CAN U6、GPS信号板U7、PC机U8、CCD光电转换器U9、视频解码器U10、故障报警接口U11、外部存储器U12，数字信号处理器U1连接可编程逻辑器件CPLD U2、现场可编程门阵列FPGA U3、多路选择开关U5、通信接口RS232CAN U6、故障报警接口U11、外部存储器U12，可编程逻辑器件CPLD U2连接现场可编程门阵列FPGA U3、视频解码器U10、外部存储器U12，现场可编程门阵列FPGAU3连接液晶显示屏U4，多路选择开关U5连接如风速传感器、水流传感器、温度传感器等，通信接口RS232 CAN U6连接GPS信号板U7、PC机U8，CCD光电转换器U9连接视频解码器U10。
[0009] 本发明还可以包括这样一些结构特征：
[0010] 1、数字信号处理器U1采用数字信号处理器TMS320C6713芯片，包括ADC、MCBSP、EMIF和eCAN部分，ADC部分连接多路选择开关U5，MCBSP部分连接现场可编程门阵列FPGA U3，EMIF部分连接视频解码器U10、故障报警接口U11、外部存储器U12，eCAN连接通信接口RS232 CAN U6。
[0011] 2、可编程逻辑器件CPLD U2采用CPLDXC9536XL芯片，对外部器件起逻辑控制作用，并且内部设置有系统保护电路。
[0012] 3、通信接口RS232 CAN U6为CAN口。
[0013] 4、外部存储器U12为SRAM存储器。
[0014] 本发明中控制信号是由PC机通过通讯接口U6给定的信号。
[0015] GPS信号板U7输出的信号经过通信接口RS232CAN U6输入到数字信号处理器U1，并且通过DSP的多功能缓冲串口(MCBSP)存入DSP的数据存储器中。
[0016] 由如风速、水流、温度等传感器采集的信息经过多路选择开关U5输入到A/D转换器件，并且通过DSP的多功能缓冲串口(MCBSP)存入DSP的数据存储器中。
[0017] CCD光电转换器U9将视频信号转化成模拟视频数据，经过转换的模拟视频数据再由视频解码器U10转换成数字视频信号，数字视频信号经FIFO缓冲，最后被采集到DSP的数据存储器中。
[0018] 对视频数据采用图像处理的方法进行算法处理，能够识别如主舵、翼舵等装置是否出现故障，如果发生故障，故障信息经过数字信号处理器U1输入到故障报警接口U11，发出警报。
[0019] PC机U8模拟如船舶襟翼舵等装置运行状态监控装置产生数据，数据包括主舵参数、翼舵参数、海情、加载参数等，数据经过通信接口RS232 CAN U6输入到数字信号处理器U1的多功能缓冲串口(MCBSP)，然后经过现场可编程门阵列FPGA U3处理后由液晶显示屏U4显示出来。
[0020] 本发明的优点和效果在于将系统各个模块的数据通过多通道数据缓冲技术进行处理，最终提供了一套高可靠性、全面实用的监控系统：
[0021] (1)以性价比高、功耗低的TMS320C6713芯片为核心处理器，通过扩展程序区和数据区，使用可快速访问的SRAM和可重复读写、掉电保护的FLASH芯片，保证系统的可靠性。利用其自身A/D转换模块实现了如风速、水流、温度等数据的采集；利用其自身的多功能缓冲串口(MCBSP)实现GPS信号、风速、水流、温度等数据的存储。
[0022] (2)采用可编程逻辑器件(CPLD)代替分立逻辑器件和模拟器件，通过对CPLD编程实现的电路集成度高，抗干扰能力强；此外CPLD还完成对DSP输出脉冲的逻辑保护功能，并对系统反馈的状态信号进行处理，实现故障响应，保护系统；另外，大规模逻辑可编程器件与小规模电路逻辑器件比，增加了集成度，减少了布线密度，提高系统可靠性。(四)附图说明
[0023] 图1为本发明的系统原理结构图；
[0024] 图2为本发明的系统程序流程图；
[0025] 图3为本发明的的可编程逻辑器件的电路原理图；
[0026] 图4为本发明的系统故障报警电路原理图；
[0027] 图5为本发明的现场可编程门阵列FPGA电路原理图。(五)具体实施方式
[0028] 下面结合附图举例对本发明做更详细地描述：
[0029] 结合图1，本发明包括数字信号处理器U1、可编程逻辑器件CPLD U2、现场可编程门阵列FPGA U3、液晶显示屏U4、多路选择开关U5、通信接口RS232CAN U6、GPS信号板U7、PC机U8、CCD光电转换器U9、视频解码器U10、故障报警接口U11、外部存储器U12，数字信号处理器U1连接可编程逻辑器件CPLD U2、现场可编程门阵列FPGAU3、多路选择开关U5、通信接口RS232CAN U6、故障报警接口U11、外部存储器U12，可编程逻辑器件CPLD U2连接现场可编程门阵列FPGA U3、视频解码器U10、外部存储器U12，现场可编程门阵列FPGA U3连接液晶显示屏U4，多路选择开关U5连接风速传感器、水流传感器、温度传感器，通信接口RS232 CAN U6连接GPS信号板U7、PC机U8，CCD光电转换器U9连接视频解码器U10。数字信号处理器U1采用数字信号处理器TMS320C6713芯片，包括ADC、MCBSP、EMIF和eCAN，ADC部分连接多路选择开关U5，MCBSP部分连接现场可编程门阵列FPGA U3，EMIF部分连接视频解码器U10、故障报警接口U11、外部存储器U12，eCAN连接通信接口RS232CAN U6。可编程逻辑器件CPLD U2采用CPLDXC9536XL芯片，对外部器件起逻辑控制作用，并且内部设置有系统保护电路。通信接口RS232CANU6为CAN口。
[0030] 结合图2，本发明的工作流程为：系统启动时，首先从FLASH加载应用程序，然后开始运行程序，进行系统初始化，包括对DSP时钟、串口、DMA通道、定时器及采样模块和显示控制器进行初始化，系统开始正常工作。当视频数据场中断发生时，启动视频数据中断服务子程序，对视频数据进行采集并存储；当串口1中断发生时，启动GPS采集服务子程序，对GPS数据进行采集并存储；当串口2中断发生时，启动如海况状态采集中断服务子程序，对海况状态数据进行采集并存储。在软件设计上对于视频数据采取三帧缓冲区方法，其中一个帧缓冲区用于实时处理及显示，另两个帧缓冲区用于采集存储，三个帧缓冲区在两个状态之间循环。对采集的信号，采用数据融合算法对数据信息进行综合处理，数据处理后启动显示程序，显示器实时显示；同时对视频数据采用图像处理的方法进行算法处理，能够识别主舵、翼舵等装置是否出现故障，如果发生故障，启动报警程序，发出警报。
[0031] 图3为本发明的可编程逻辑器件的电路原理图，如图3所示，可编程逻辑器件U2采用CPLD的XC9536XL芯片，CPLD芯片的2-8脚为PWM6-PWM1输出，分别连接电阻R37-R42到+3.3V电源，7脚为PWM的T1引脚，35脚为PWM的T2引脚，9脚为DRIVE引脚，10、23、31脚接DGND，15脚为TDI_CPLD输入，30脚为TDO_CPLD输出，16脚为TMS_CPLD引脚，17脚为TCK_CPLD引脚，20脚为HV_S引脚，22脚为LV_S引脚，24脚连接开关S1、电容C48到DGND、连接电阻R103到+3.3V电源，21、32、41脚连接+3.3V电源，25-29、33脚为PWM6O、PWM4O、PWM2O、PWM5O、PWM3O和PWM1O引脚，38脚为IPMF_S引脚，39脚为BREAK引脚，可编程逻辑器件的JTAG-CPLD芯片的TCK1脚为TCK_CPLD引脚，GND2脚接DGND，TDI3脚为TDI_CPLD引脚，VCC4脚接+5V电源，TMS5脚为TMS_CPLD引脚，TDO9脚为TDO_CPLD引脚，电容C54-C56连接+3.3V到DGND。
[0032] 图4为本发明的现场可编程门阵列FPGA电路原理图，如图4所示，现场可编程门阵列FPGA采用XC2S200-5PQ208C芯片，FPGA芯片的12、26、39、53、65、92、105、117、130、144、150、170、184、198、208脚为VCC引脚，3脚为FPGA_RST引脚，77脚为IFCLK引脚，80脚为FPGA_CLK引脚，2脚为TMS引脚，157脚为TDO引脚，207脚为TCK引脚，106脚为PROG引脚。电容C46-C57连接+2.5V到DGND，电容C58-C73连接+3.3V到DGND。
[0033] 图5为本发明的系统故障报警电路图，如图5所示，输入信号母线电压IPMP连接电阻R81、R82到运放U8A和运放U8B，连接电阻R83、电容C35到P_GND，运放U8A连接电阻R74、电容C11到P_GND、电阻R32到VCC+15V，运放U8A的输出连接电阻R32到VCC+15V、电阻R71到三极管Q5基电极，三极管Q5共射级到P_GND、集电极输出连接电阻R53到O1单元，O1单元连接电阻R14到VCC+5V、输出连接HV_S过压报警信号，运放U8B连接电阻R55、电容C12到P_GND、电阻R90到VCC+15V，运放U8B的输出连接电阻R75到VCC+15V、电阻R72到三极管Q6基电极，三极管Q6共射级到P_GND、集电极输出连接电阻R54到O2单元，O2单元连接电阻R16到VCC+5V、输出连接LV_S欠压报警信号。
[0034] 图5中母线电压IPMP通过电阻R81、R82及R83的分压得到电压实际检测电压Ud，Ud接运放LM339的5脚。高压报警的基准电压通过+15V电压由R32和R74分压得到，高压基准电压接LM339的4脚。当检测电压Ud高于高压基准电压时，比较器翻转，LM339的2脚输出高压使Q5导通，O1中通过电流，使HV_S过压报警信号置高，输出报警信号。低压检测Ud接LM339的6脚。低压基准电压+15V电压由R90和R55分压得到，低压检测接LM339的7脚。当检测电压Ud低于低压基准电压时，LM39的1角输出高压，使Q6导通。O2通有电流使LV_S欠压报警信号置高，输出报警信号。
