集成电路的隔离结构及形成其的模块方法

摘要

多种半导体衬底的隔离结构包括衬底中形成的沟槽，该沟槽在用电介质填充或者用导电材料填充并且沿沟槽的壁用电介质衬层。所述沟槽可以与掺杂的侧壁隔离区结合使用。所述沟槽和侧壁隔离区可以是环形的并且围绕衬底的隔离袋区。所述隔离结构通过模块注入和蚀刻工艺而形成而，其不包括显著的热处理或掺杂剂的扩散，使得所得的结构紧凑并且可以被紧密地群集在所述衬底的表面中。

权利要求

1.一种在第一导电类型的半导体衬底中形成的隔离结构，所述衬底不包括外延层，所述结构包括：与所述第一导电类型相反的第二导电类型的底隔离区，埋设在所述衬底中；

从所述衬底的表面向下延伸的环形电介质填充沟槽，所述沟槽的底部位于所述底隔离区上方；和所述第二导电类型的环形侧壁区，仅从所述电介质填充沟槽的底部向下延伸至少至所述底隔离区，使得所述环形侧壁区交叠所述底隔离区，所述底隔离区，电介质填充沟槽和环形侧壁区一起包围所述衬底的隔离袋区。

2.根据权利要求1的隔离结构，还包括位于所述隔离袋区中的第二电介质填充沟槽，所述第二电介质填充沟槽的底部位于所述底隔离区上方。

3.根据权利要求1的隔离结构，还包括：

与所述底隔离区横向间隔开的第二导电类型的第二底隔离区；

从所述衬底的表面向下延伸的第二环形电介质填充沟槽，所述第二环形电介质填充沟槽的底部位于所述第二底隔离区上方；

第二导电类型的第二环形侧壁区，从所述第二环形电介质填充沟槽的底部向下延伸至少至所述第二底隔离区，使得所述第二环形侧壁区交叠所述第二底隔离区，其中所述第二底隔离区、第二环形电介质填充沟槽和第二环形侧壁区一起包围所述衬底的第二隔离袋区；和横向位于所述底隔离区和所述第二底隔离区之间的第一导电类型的区，所述第一导电类型的区的掺杂浓度大于所述衬底的掺杂浓度。

4.一种在第一导电类型的半导体衬底中形成隔离结构的方法，所述衬底具有顶表面并且不包括外延层，所述方法包括：在所述衬底的顶表面上形成第一掩模层；

在所述第一掩模层中形成开口；

在所述衬底的表面上形成氧化物层；

穿过所述第一掩模层中的开口注入与所述第一导电类型相反的第二导电类型的掺杂剂，以形成底隔离区，所述掺杂剂以足够的能量被注入，使得所述底隔离区的上结位于所述衬底的顶表面下面；

在所述衬底的顶表面上方形成第二掩模层；

在所述第二掩模层中形成第一开口；

通过所述第二掩模层中的第一开口蚀刻所述衬底，以在所述衬底中形成环形沟槽，所述环形沟槽的底部位于所述底隔离区上方；

穿过所述环形沟槽的底部注入所述第二导电类型的掺杂剂，以形成侧壁隔离区，所述侧壁隔离区向下延伸至所述底隔离区，使得所述侧壁隔离区交叠所述底隔离区；以及用电介质材料填充所述环形沟槽，以便形成所述衬底的隔离袋区。

5.根据权利要求4的方法，还包括在用电介质材料填充所述环形沟槽之后平坦化所述衬底的顶表面。

6.根据权利要求4的方法，还包括：

在所述隔离袋区的上方的第二掩模层中形成第二开口；

穿过所述第二掩模层中的所述第二开口蚀刻所述衬底，以形成第二沟槽，所述第二沟槽具有所述底隔离区上方的底部；

在所述第二沟槽中形成第二掩模层；以及

使得所述第二掩模层在第二导电类型的掺杂剂的注入期间保留在所述第二沟槽中。

7.根据权利要求6的方法，还包括：

从所述第二沟槽去除所述第二掩模层；以及

用所述电介质材料填充所述第二沟槽。

8.根据权利要求6的方法，其中在单个步骤中形成第二掩模层中的所述第一和第二开口。

9.根据权利要求6的方法，其中在单个步骤中形成所述环形沟槽和所述第二沟槽。

10.根据权利要求6的方法，其中在单个步骤中使用所述电介质材料填充所述环形沟槽和所述第二沟槽。

11.根据权利要求6的方法，其中所述第二沟槽位于所述衬底的隔离袋区内。

12.一种在第一导电类型的半导体衬底中形成隔离结构的方法，所述衬底具有顶表面并且不包括外延层，所述方法包括：在所述衬底的顶表面上形成第一掩模层；

在所述第一掩模层中形成开口；

在所述衬底的表面上形成氧化物层；

穿过所述第一掩模层中的开口注入与所述第一导电类型相反的第二导电类型的掺杂剂，以形成底隔离区，所述掺杂剂用足够的能量被注入，使得所述底隔离区的上结位于所述衬底顶表面下面；

在所述衬底的顶表面上方形成第二掩模层；

在所述第二掩模层中形成开口；

穿过所述第二掩模层中的开口进行所述第二导电类型的掺杂剂的链注入，以形成从所述衬底的顶表面向下延伸至所述底隔离区的环形区，使得所述环形区交叠所述底隔离区，所述底隔离区和所述环形区一起形成所述衬底的隔离的袋区；

在所述衬底的顶表面上方形成第三掩模层；

在所述第三掩模层中形成开口，所述第三掩模层中的开口位于所述环形区上方；

穿过所述第三掩模中的开口蚀刻所述衬底，以形成沟槽，所述沟槽的底部位于所述底隔离区的上结上方；以及用电介质材料填充所述沟槽。

13.根据权利要求12的方法，还包括：

在所述第三掩模层中形成第二开口；

穿过所述第三掩模层中的第二开口蚀刻所述衬底，以便形成第二沟槽，所述第二沟槽具有所述底隔离区上方的底部；以及用电介质材料填充所述第二沟槽。

14.根据权利要求13的方法，其中在单个步骤中形成所述第三掩模层中的所述开口和第二开口。

15.根据权利要求13的方法，其中在单个步骤中形成所述沟槽和所述第二沟槽。

16.根据权利要求13的方法，其中在单个步骤中使用所述电介质材料填充所述沟槽和所述第二沟槽。

17.根据权利要求13的方法，其中所述第二沟槽位于所述衬底的隔离袋区内。

18.根据权利要求13的方法，还包括在用电介质材料填充所述第二沟槽之后平坦化所述衬底的顶表面。

说明书

集成电路的隔离结构及形成其的模块方法

[0001] 相关申请的交叉引用

[0002] 本申请涉及于2002年9月29日提交的申请No.10/262,567，现为美国专利No.6,855,985，其整体以引用的方式引入于此。

技术领域

[0003] 本发明涉及半导体芯片制造，更具体地涉及以高密度单片地在半导体芯片中制造并电隔离双极、CMOS和DMOS晶体管和无源器件的方法，而无需外延层或高温制造工艺步骤。

背景技术

[0004] 在半导体集成电路(IC)芯片的制造中，经常需要电隔离形成于芯片表面上的器件。存在各种这样做的方法。一种方法是通过使用著名的LOCOS(硅的局部氧化)工艺，其中芯片的表面用例如氮化硅的相对硬的材料掩模并且厚氧化物层热生长于掩模的开口中。另一方法是在硅中蚀刻沟槽并且随后用例如氧化硅的电介质材料填充沟槽，也称为沟槽隔离。尽管LOCOS和沟槽隔离都可以避免器件之间的表面导通，但是它们不便于完全的电隔离。

[0005] 需要完全的电隔离以集成包括双极结晶体管和包括功率DMOS晶体管的各种金属氧化物半导体(MOS)晶体管的某些类型的晶体管。还需要完全的电隔离以便允许CMOS控制电路在工作期间浮置于衬底电位之上的电位阱。完全隔离在模拟、功率、和混合信号集成电路的制造中尤为重要。

[0006] 非隔离的CMOS制造和结构

[0007] 传统CMOS晶片制造，在提供高密度晶体管集成时，不便于其制造的器件的完全电隔离。例如图1A示出了现有技术的双阱CMOS的简化截面图。图1A示出了晶体管制造之前在P型衬底2中形成N阱(NW)区4A和4B以及P阱(PW)区3A和3B。

[0008] 图1B示出了在晶体管形成之后的CMOS结构10，其包括P阱3A内制造的N沟道MOSFET、在N阱4B内形成的P沟道MOSFET，被居间的LOCOS 场氧化物层11所隔离。P沟道和N沟道MOSFET的结合，一起构成互补MOS晶体管，也被称CMOS。

[0009] 在PW区3A内，形成N沟道MOSFET，其包括具有轻掺杂的漏极(LDD)15的浅N+源极-漏极注入区14、多晶硅栅极19、和P+对PW接触区13。在NW区4B内，形成P沟道MOSFET，其包括具有LDD 18的浅P+源极-漏极注入区17，多晶硅栅极19、和N+对NW接触区12。NW和PW区被离子注入，通常用后续的高温扩散以便驱动掺杂剂进入衬底至比注入更大的深度。阱的深度对于例如12V的较高电压的器件通常比对于较低电压尤其是3.3V或更低的电压的器件更大。

[0010] CMOS结构10的晶体管封装密度很大程度受到被LOCOS氧化物11所浪费的面积的限制，这不可以被减小至深亚微米尺寸而不遭遇众多的问题。CMOS结构10的另一限制是其包括掺杂的多晶硅19而没有任何上覆分流金属的栅极结构。随着晶体管被调整到较小尺寸，栅极电阻促成较慢的开关速度和增加的传播延迟。该栅极电阻的影响在实践上限制了CMOS调整至0.8至0.6微米范围的栅极尺寸。

[0011] 在模拟电路中CMOS 10的另一主要限制是其缺少完全的电隔离。如所示，PW区3A被短路于衬底2。由于P阱3A电形成NMOS晶体管的体(或背栅极)，并且由于P型衬底2需要被偏置为最负的芯片上电位(这里称为“地”)，则每个N沟道晶体管的体连接都被偏置至地，限制其有用的工作电压范围并且使N沟道MOSFET受到不希望的衬底噪声的影响。 [0012] 对于具有0.35微米或更小的栅极长度的CMOS晶体管，在图2A中所示出的结构80代表CMOS实现的一般现有技术。在该结构中，LOCOS场氧化物层11被具有最小LOCOS尺寸的一半或更小的尺寸的电介质填充的浅沟槽81所替代。多晶硅栅极包括金属硅化物(例如硅化铂)以便减小栅极电阻。金属夹层多晶硅层叠物有时被称为多晶硅硅化物(polycide)层，一种多晶硅和硅化物的连接。注意在CMOS结构80中，尽管其较小的器件和高集成密度的能力，P阱3A仍然电短路于P型衬底2。

[0013] 在图1C中以截面图示出的N沟道MOSFET 25是LOCOS型CMOS结构10的非隔离N沟道器件，其包括在P型衬底26中形成的P阱27，N+注入区33、位于PW沟道区35上方的栅极氧化物36，用多晶硅栅极38和栅极硅化物39置顶。轻掺杂漏极延伸34自对准于栅极38而N+区33自对 准于侧壁隔离体37。还是在MOSFET 25中，金属互连41的单层也被包括，用于说明的用途，尽管集成电路可以使用从2至10层的金属互连。金属互连41，典型地是铝铜或铝铜硅合金，穿过层间电介质(ILD)32中的接触开口并且穿过薄阻挡金属40来接触N+区33。阻挡金属，典型地包括钛、铂或钨，被引入以便避免在工艺期间金属毛刺(即细丝)穿过N+至P阱结形成合金并且使晶体管结短路。

[0014] 注意独特形状的氧化物31具有鸟头和延伸的喙的外观，这里氧化物厚度在几十微米的距离上渐变。该形状来自于硅和用于局部避免有源器件区中氧化的覆盖的氮化物层之间存在的应力。随着场氧化的进行，在氮化物掩模下的氧扩散，提升其边缘从而产生独特的特征形状。鸟喙对于较小的晶体管具有几个不利的效应，影响晶体管的阈值和增益，并且浪费可以利用的地域(real estate)。在一些工艺中，在LOCOS场氧化之前P型场掺杂剂PFD 29被引入以便提高阈值并且抑制任何两个相邻N型区之间的表面泄漏。N型场掺杂剂NFD 30也可以被引入N阱区28上方的场区以便避免相邻P区之间的寄生泄漏。NFD和PFD两个区域的问题都是它们在场氧化期间扩散得过深并且可以不利地影响晶体管的电特性，具体地是对于深亚微米器件。

[0015] P阱27的另一特性是其非高斯(Gaussian)掺杂分布，尤其在沟道区35中。在图1D的掺杂剂浓度图50中示出了沿垂直剖面线A-A’的一种可能的掺杂分布。如所示，PW 27的掺杂剂浓度，如曲线52所示，遵循与作为水平线51示出的衬底26的恒定掺杂浓度相交的高斯分布。由于PW 27和衬底26都是P型，所以在它们相遇处不存在PN结，并且P阱不与衬底隔离。峰53、54、和55代表位于沟槽区中的被注入的P型掺杂剂以便避免体穿通击穿，从而避免表面下泄漏，并且分别设置器件的阈值电压。但是，所示出的曲线图代表理想的一维掺杂分布并且忽略了栅极下面由场掺杂剂或场氧化物所引起的横向侵入的影响，场掺杂剂和场氧化物两者都经常以不利的方式改变两维和甚至三维掺杂分布。由于鸟喙形状变得对于轻微的工艺变化敏感，所以将LOCOS调整至较薄的最终厚度的较小的尺寸是有问题的。

[0016] 在图2B的截面中示出的N沟道MOSFET 100通过用电介质填充沟槽104替代场氧化工艺而避免前述LOCOS问题。形成电介质填充沟槽隔离区的方法在相关的申请No.11/298,075讨论，该申请由Richard K.Williams于2005年12月9日提交，题目为“半导体集成电路衬底的隔离结构及其形成 方法”(Isolation Structures for Semiconductor Integrated Circuit Substrates andMethods of Forming the same”)，其整体通过引用的方式结合于此。没有LOCOS，没有鸟喙存在侵占于多晶硅栅极113上或影响沟道区112的掺杂，并且器件100可以被调整为更小的尺寸。与其先驱相似，N沟道MOSFET 100形成在P阱102中，P阱102电短路于P衬底101并且不提供电隔离。

[0017] 图3A示出了使用LOCOS或沟槽隔离制造非隔离CMOS的几个通常的现有技术的工艺流程。示为一系列卡片，这些具有方角的卡片是必须遵循的工艺步骤而具有剪切的角的卡片(例如NFD注入)代表选择性的工艺步骤。

[0018] 图3B示出了包括P沟道MOSFET 132和N沟道MOSFET 131并且使用任一所描述的现有技术制造工序制造的CMOS对130的示意性表达。各晶体管包括四个端子-源极S、漏极D、栅极G和体或背栅极B。在P沟道MOSFET 132的情形，其源极对体结被PN二极管137所示出。N阱区的电阻作为集总电路元件(lumped-circuit-element)电阻138被示出，但是实际上在空间上横过器件分布，尤其是对于大面积功率器件。

[0019] P沟道132的一个弱点是其固有地包括寄生于器件的构造的衬底PNP139。如所示，在源极起将空穴注入N阱基极的发射极的情形，这些空穴的一部分可以穿透N阱基极而不复合并且可以最终被衬底作为空穴流而收集。如果寄生PNP 139的增益过高，尤其在轻掺杂浅N阱的情形，可以导致双极快反向击穿(也称为BVceo或BVcer击穿)并且器件可以被损坏或被毁坏。在没有隔离的情形，难于控制寄生PNP 139的特性，而不影响MOSFET132的其它特性，例如其阈值电压。

[0020] N沟道MOSFET 131的体短路于衬底，并且因而未被隔离，N沟道MOSFET 131的源极对体结示意性地被PN二极管133所代表；且N沟道MOSFET 131的漏极对体结被PN二极管134所代表，体在此被接地符号所代表。P阱和周围的P型衬底区的电阻作为集总电路元件电阻135被示出，它实际上在器件和衬底上空间分布，尤其对于大面积功率器件。除了接地的体连接的电路含义之外，漏极二极管134的前向偏置将电子注入P型衬底，电子可以在复合或被收集之前横过集成电路(芯片)行进相当远的距离。这样的寄生接地电流可以不利地影响其它器件并且损害正常的电路工作。

[0021] 由于多数CMOS对在数字电路中作为逻辑栅极使用(例如图3C中的反相器150)，所以寄生二极管154和153对于N沟道151和P沟道152正常 遇到的所有工作条件都保持反向偏置。但是，如果相同的反相器用于驱动在Buck开关调节器中的电感器时，只要P沟道152关闭则二极管153将变为前向偏置，将电流注入衬底并且潜在地引起不希望的现象出现。

[0022] 当使用非隔离CMOS以实现图3D中示出的栅地阴地放大器(cascode)箝位输出驱动器160时，出现相似的问题。在该电路中，包括N沟道161和P沟道163的反相器的输出电压通过N沟道跟随器162被钳位至某个最大正电压，N沟道跟随器162限制输出电压至其栅极偏压Vbias以下的一阈值电压VTN(162)。通过其栅地阴地放大动作，反相器可以减小即“电平移动”其输出至比供电电压Vcc更小的电压范围。二极管164、165、166、167在正常工作期间都保持反向偏置。问题是由于二极管166被反向偏置为等于Vout的电压，所以N沟道162的阈值与输出电压成比例增加，并且由此限制电路的最大输出电压。如果N沟道MOSFET 162被隔离，则其源极和体可以被短路至输出，使得二极管166永远不被反相偏置并且其阈值电压保持为常数。

[0023] 结隔离的CMOS制造和结构

[0024] 对于电隔离CMOS的需求在图4A的电路150中被进一步示例，这里N沟道MOSFET151和152对以推拉输出电路(totem pole)配置被连接并且被先开后合(BBM)电路155驱动异相。为了实现独立于其工作条件的低导通电阻，高压侧N沟道MOSFET 152需要源-体短路(使得在所有时间VSB＝0)。浮置自举电容器157对浮置栅极驱动电路156供电以便对于MOSFET152提供合适的栅极偏压VGS，既便当高压侧器件处于导通并且Vout大致等于Vcc。为了实施自举驱动，浮置电路156和高压侧MOSFET 152必须都与IC衬底(即地)电隔离。

[0025] 另一需要隔离的情形在图4B的Buck转换器170中示出，这里包括低压侧MOSFET171和高压侧MOSFET 172的推挽式CMOS对控制电感器177中的电流，并且在闭路工作中调节跨过输出电容器178的稳定电压。在正常工作期间反并联于高压侧MOSFET 172的二极管173保持反向偏置，然而低压侧MOSFET 171的漏极对体二极管174不保持反向偏置。每次高压侧MOSFET 172被关闭，电感器177都驱动转换器输出电压Vx低于接地前向偏置二极管174。如果MOSFET的体中的传导电流足以显现跨过电阻175的电压降，则电子可以经由寄生NPN 176的双极晶体管的作用被深地注入衬 底，并且可以被任何其它N区179所收集。所得的衬底电流可以不利地影响效率，并且引起电路失效。如果低压侧MOSFET 175被隔离，则二极管电流可以被收集而不变为不希望的衬底电流。

[0026] 完全电隔离的最普通的形式是结隔离。虽然没有电介质隔离理想，在电介质隔离中氧化物围绕每个器件或电路，但是结隔离迄今为止给出了最佳的制造成本和隔离性能之间的妥协。如图5A中所示，现有技术的CMOS隔离要求包括在P型衬底201顶上生长并且被电连接至P型衬底的深P型隔离PISO 204的圈环包围的N型外延层203，从而通过下面和所有侧面的P型材料完全隔离N型外延岛。外延层203的生长也是缓慢和耗时的，代表半导体晶片制造中最昂贵的步骤。隔离扩散也是昂贵的，使用高温扩散在延长的期间(高达18小时)形成。为了能够抑制寄生器件，重掺杂N型掩埋层NBL202也需要被掩模并且在外延生长之前被选择性地引入。

[0027] 为了最小化隔离扩散和外延生长期间的向上扩散，选择例如砷(As)或锑(Sb)的慢扩散剂以便形成NBL 202。但是在外延生长之前，该NBL层必须被扩散得足够深以便减小其表面浓度，否则将不利地影响外延生长的浓度控制。因为NBL层由慢扩散剂构成，所以该预外延扩散工艺可以花费多于10个小时。

[0028] 一旦隔离完成，CMOS制造可以以相似于前述讨论的方式开始。再次参考图5A，P阱205和N阱206被注入和扩散从而便于N沟道和P沟道制造。但是由于它们形成于被隔离的N型硅的外延袋区中，所以它们有利地与衬底完全隔离。

[0029] 由于结隔离制造法依赖于高温工艺以便形成深扩散结并且生长外延层，这些高温工艺是昂贵的并且难于制造，并且与大直径晶片制造不相容，展示出器件电性能的显著变化并且避免高晶体管集成密度。结隔离的复杂性在图5B的流程图220中示出。在进行了所有被示出的步骤之后，晶片必须继续进行场氧化物层的形成，并且仅当此后可以开始流程的大规模的CMOS制造部分开始。

[0030] 结隔离的另一不利之处是被隔离结构浪费并且否则对于有源晶体管或电路的制造可使用的面积。在图5C中，满足某些最小设计准则所需要的面积对于掩埋层212、P型扩散结隔离213、和扩散的重掺杂N型沉区(sinker)214(交叠于NBL 212B上)被示出。作为进一步的复杂因素，在结隔离的情形，设计准则(和浪费的面积)取决于被隔离的器件的最大电压。对于生长至厚度xepi的外延层，支持电压的实际厚度xnet较小，由于P+结216和NBL 212A的上扩散的深度必须从总厚度中被减去从而确定被隔离的器件的电压能力[0031] 通常的外延厚度范围从4微米至12微米。隔离区注入所需的开口取决于被隔离的外延厚度。PISO掩模开口必须足够大以便避免缺乏扩散(starveddiffusion)效应。当两维(或三维)扩散减小掺杂剂浓度梯度并且减慢垂直扩散速率时，缺乏的扩散出现。实际上除非PISO开口足够，隔离甚至可以到达不了衬底。作为通常的避免缺乏扩散的经验法则，隔离注入的开口应当具有大致等于外延厚度xepi的无效尺寸y1。

[0032] 忽略二维效应，在隔离推进循环期间，横向扩散以垂直扩散(每侧)的接近80％的速率出现。所以被扩散的隔离y2的实际表面宽度大致等于[xepi+2·(0.8·xepi)]＝2.6·xepi。使用该准则，隔离7微米外延层需要18微米宽的隔离环。需要包括进一步的间距y6以便避免隔离213的底部和NBL 212A之间的雪崩击穿。

[0033] 对于制造连接NBL层212B至表面的低电阻沉区214，必须考虑相似的设计准则。Nsinker掩模开口必须具有大致等于其深度xnet的尺寸y3。这导致沉区表面宽度y4等于[xnet+2·(0.8·xnet)]＝2.6·xnet。假定xnet＝5微米(对于7微米的外延层)，则沉区环具有13微米的宽度。允许隔离和沉区环之间2微米的间距y5意味着沉区和相邻隔离所需的表面面积是[y2+y5+y4]＝[18+2+13]或33微米。显然，传统外延结隔离，不论其电益处，过于浪费面积从而对于混合信号和功率集成电路不是可行的技术选项。 [0034] 采用轮廓注入(Contouring Implants)的无外延完全隔离的BCD工艺 [0035] 如由Richard K.Williams等人在美国专利No.6,855,985所披露(其于2005年2月15日发布，题目为“Modular Bipolar-CMOS-DMOS Analog IntegratedCircuit & Power Transistor Technology”，其通过引用的方式结合于此，可以实现集成CMOS、双极和DMOS晶体管的完全隔离工艺，无需高温扩散或外延。如在图6的多电压CMOS 250中所示出的，先前公开的模块BCD工艺的原理依赖于通过有轮廓(contoured)的氧化物的高能(MeV)离子注入从而生产具有实质上无需高温工艺的自形成隔离结构。由于没有采用高温工艺，所以该低热预算(thermal budget)工艺从经历极少或无掺杂剂再分布的“注入原样”掺杂分布中获益，。

[0036] 在示出的结构中，深N型层(DN)253A和253B，通过LOCOS场氧化物层255被注入，形成包围多电压CMOS的共形隔离结构。例如，DN层253A包含包括具有更高浓度的掩埋的P阱254(PW1B)的表面P阱255(PW1)，和具有更高浓度的掩埋的N阱252(NW1B)的表面N阱253(NW1)的5V CMOS阱，掺杂分布对于5V N沟道和P沟道MOSFET优化。在相同芯片的另一区，DN层253B上包含包括具有更高浓度的掩埋P阱258(PW2B)的表面P阱259(PW2)，和具有更高浓度的掩埋N阱256(NW2B)的表面N阱257(NW2)的12V CMOS阱，掺杂分布对于12V N沟道和P沟道MOSFET优化。相同工艺能够集成双极晶体管，和各种功率器件，所有都使用共形和不同剂量和能量的连锁离子注入被调整。(注：如在此所使用的，术语“共形”指的是掺杂剂的区或层(a)通过在半导体材料的表面的层(经常是氧化物层)注入而形成，并且(b)其垂直厚度和/或在半导体材料中的深度根据表面层的厚度和/或其它特征而变化，包括在表面层中形成的任何开口。)

[0037] 尽管该“无外延”低热预算技术具有超过非隔离和外延结隔离工艺的许多优点，但是其对于LOCOS的依赖对于其调整为更小尺寸和更高的晶体管密度产生某些限制。在基于LOCOS的模块BCD工艺中共形离子注入的原理是通过穿过较厚的氧化物层的注入的构思，掺杂剂原子将更接近硅表面，并且通过穿过较薄氧化物层的注入，被注入的原子将位于硅中较深处，离开表面。

[0038] 在图7中示出了共形注入的调整尺度问题。在如图7A中所示出的LOCOS 282的情形，鸟喙区的自然斜坡产生氧化物厚度的平滑连续梯度，即在注入的DN层的深度中被平滑连续梯度285所镜像(mirrored)。底隔离区284设置一维器件特性，但是隔离侧壁是自形成的，随着氧化物厚度286增加向线的右侧的表面倾斜。没有注入通过光致抗蚀剂掩模层283被引入。

[0039] 但是为了改善CMOS晶体管集成密度，鸟喙锥度必须被减小为更为垂直的结构，使得对于更高的群集密度，器件可以被放置得更为接近。例如，在图7B中，线297的右侧的鸟喙区296陡得多。结果是注入的更多的部分均匀地接触LOCOS 292的底部，并且深部294和场区298之间的过渡295 更垂直和更陡峭。结果，侧壁部295的隔离的宽度被缩窄并且隔离质量被牺牲。

[0040] 为了使该点更为极端，图7C示出了LOCOS 302的接近垂直的氧化物分布，这里线307的右侧的分级部(graded portion)306非常短。所得的注入分布示出了深隔离304和表面掺杂308之间非常薄的陡峭的过渡305。因而，存在冲突。仅通过使氧化物更为陡峭，更多的晶体管可以被群集入相同的地域，但区305过窄从而不能提供良好的隔离，。 [0041] 所需要的是提供完全电隔离和高密度集成而不使用外延层或长时间高温工艺的新的隔离结构。

发明内容

[0042] 根据本发明，各种隔离结构克服了所述参考的问题。这些新隔离结构形成于无外延层的衬底中，并且包括通过与所述衬底相反的导电类型的掺杂剂的高能注入而形成的深底隔离层。在一组实施例中，电介质填充沟槽被用作至少一部分隔离结构的侧壁。电介质填充沟槽可以延伸入深底隔离区。电介质填充沟槽可以延伸穿过深底隔离区并且在深底隔离区下面一定的距离。

[0043] 在替代实施例中，电介质填充沟槽仅延伸部分距离至深底隔离区，并且与衬底相反导电类型的掺杂的侧壁区在沟槽的底部和深底隔离区之间延伸。有利地，掺杂的侧壁区通过在沟槽被填充以电介质之前穿过沟槽的底面注入掺杂剂而形成。

[0044] 在另一实施例中，链注入(chain-implanted)侧壁掺杂剂区的堆叠从衬底的表面延伸至深底隔离区，并且电介质填充沟槽形成于侧壁掺杂剂区内或者相邻于侧壁掺杂剂区。

[0045] 在上述的多数实施例中，沟槽可以用例如掺杂的多晶硅的导电材料填充，并且用例如氧化物的电介质层衬垫。这允许从衬底的表面与深底隔离区电接触，或者直接经由沟槽或者经由沟槽和掺杂的侧壁区。

[0046] 沟槽和掺杂的侧壁区可以以环形的形状使得其包围隔离的衬底的袋区。(注：如在此所使用的，术语“环形”指称横向包围或围绕衬底的区的结构，无论结构的形状。在不同的实施例中，环形结构可以例如是圆形、矩形、多边形或一些其它的形状。) [0047] 在又一组实施例中，掩模层形成于衬底的表面上并且开口形成于掩模层 中。围绕开口的掩模层的边缘是斜坡的。掺杂剂通过掩模层中的开口被注入，以便形成具有在掩模层的斜坡边缘下面的侧壁的碟形隔离区。隔离区包围衬底的隔离的袋区。 [0048] 当根据本发明形成隔离的袋区时，浅电介质填充沟槽也可以形成于袋区内，从而提供相同袋区中多个器件之间的表面隔离。此外，附加的电介质填充沟槽可以延伸至深底隔离区下面的高度，所述附加的电介质填充沟槽可以形成于隔离的袋区之间，以便提供袋区之间的附加的隔离。隔离的袋区内部的浅沟槽和隔离的袋区之间的沟槽也可以与传统隔离结构一起被使用，例如具有链注入侧壁和深注入底区的结构。

[0049] 本发明还包括在隔离的袋区之间注入与衬底相同导电类型的区，以便帮助避免相邻袋区之间的穿通。

[0050] 本发明还包括上述的隔离结构的制造方法。所述方法通常是模块化的，其意义为许多工艺步骤可以在整个工艺顺序的不同阶段进行而不明显地影响所得的隔离结构的性质。此外，工艺通常不涉及外延层的生长或其它具有显著热循环的工艺，这意味着掺杂剂区保持为“注入原样”配置，具有最小的横向和垂直扩展。这允许增加半导体器件的群集密度并且保存半导体芯片的表面上的宝贵的地域(real estate)。所述方法还包括共享在被结合于隔离结构中的各种沟槽的形成的工艺步骤的技术，各种沟槽包括深沟槽、浅沟槽、电介质填充沟槽、和用导电材料填充的沟槽。

附图说明

[0051] 图1A和1B是现有技术的具有LOCOS场氧化的非隔离互补阱CMOS工艺。图1A示出了互补阱形成之后的结构。图1B示出了器件制造之后金属化和互连之前的结构。 [0052] 图1C是被LOCOS场氧化物包围的侧壁隔离体N沟道MOSFET的详细截面图。 [0053] 图1D示出了N沟道MOSFET栅极下面的P阱区的掺杂分布。

[0054] 图2A和2B是具有浅氧化物填充沟槽的现有技术的非隔离互补阱CMOS工艺。图2A示出了器件形成之后金属化和互连之前的结构。图2B是被氧化物填充沟槽所围绕的侧壁隔离体N沟道MOSFET的详细截面图。

[0055] 图3A示出了制造现有技术沟槽和LOCOS场氧化物互补阱CMOS的现有技术的工艺流程。图3B是CMOS器件的示意性表达。图3C是CMOS推挽式驱动器或反相器的示意性表达。图3D是CMOS栅地阴地放大器箝位推挽式驱动器的示意性表达。

[0056] 图4A和4B示出了可以从电隔离中受益的几种电路。图4A是使用推拉输出电路N沟道MOSFET实施的推挽式驱动器的示意性表达。图4B是Buck拓扑开关调节器的示意性表达。

[0057] 图5A是包括外延层的现有技术高温结隔离CMOS在金属化和互连之前的截面图。 [0058] 图5B示出了图5A的CMOS的工艺流程。

[0059] 图5C示出了与隔离和沉区扩散相关的几个设计准则。

[0060] 图6是使用LOCOS氧化物层和轮廓隔离注入的无外延低热预算、完全隔离的CMOS的截面图。

[0061] 图7A-7C示出了根据轮廓隔离注入的LOCOS的分布所施加的限制。 [0062] 图8是能够完全隔离的器件集成的具有注入的底板和沟槽底部隔离的类型II沟槽隔离工艺的截面图。

[0063] 图9是能够完全隔离的器件集成的具有注入的底隔离的类型I沟槽隔离工艺的截面图。

[0064] 图10是使用注入的底和侧壁隔离和非注入的沟槽区的能够完全隔离的器件的类型III工艺的截面图。

[0065] 图11A-11C示出了在沟槽隔离制造工序之前注入的底隔离的制造工序。 [0066] 图12A-12E示出了具有注入的底和沟槽底部隔离的类型II沟槽隔离工艺。 [0067] 图13A-13D示出了具有注入的底和侧壁隔离的类型III沟槽隔离工艺。 [0068] 图14A和14B示出了具有注入的深P区的类型II沟槽隔离工艺。

[0069] 图14C和14D示出了在图14A和14B中示出的器件的具有和不具有深P区的设计准则。

[0070] 图15A-15F示出了替代的类型III沟槽隔离工艺。

[0071] 图16示出了各种沟槽隔离工艺。

[0072] 图17是使用类型III沟槽隔离工艺生产的结构的截面图，该结构具有注入底隔离、注入的侧壁隔离、浅和深电介质沟槽隔离。

[0073] 图18是使用类型I沟槽隔离工艺生产的结构的截面图、该结构具有注入底隔离、电介质沟槽侧壁隔离、包括浅和深电介质沟槽隔离。

[0074] 图19是使用类型VI沟槽隔离工艺生产的结构的截面图，该结构具有注入底隔离、和共形注入侧壁隔离，结合有浅和深电介质沟槽隔离。

[0075] 图20是使用类型IV沟槽隔离工艺生产的结构的截面图，该结构具有注入底隔离、和导电/电介质侧壁隔离，包括浅沟槽隔离。

[0076] 图21是使用类型V沟槽隔离工艺生产的结构的截面图，该结构具有注入底隔离、导电/电介质沟槽加注入的侧壁隔离，包括深和浅沟槽隔离。

[0077] 图22A-22C示出了包括浅和深电介质沟槽隔离的类型I沟槽隔离工艺。 [0078] 图23A-23C示出了包括共形注入隔离层的类型VI沟槽隔离工艺。 [0079] 图24A-24F示出了另一类型IV沟槽隔离工艺。

[0080] 图25A-25E示出了类型V沟槽隔离工艺。

具体实施方式

[0081] 用于制造图6中示出的器件的低温隔离工艺利用了被LOCOS场氧化物层有轮廓的高能注入从而实现围绕各隔离的袋区和器件的侧壁和底隔离。但是这样的技术的调整尺寸限制和最大晶体管密度受到可以实现多小的LOCOS场氧化物区的限制。在比光刻极限大得多的尺寸，LOCOS工艺的实际实施变得明白。这样的不利效应包括扭曲的场氧化物形状、过分的氧化物减薄、高应力、高表面态电荷、品质低劣的栅极电介质和其它。此外，如参考图7所讨论的，小LOCOS尺寸导致注入侧壁隔离区的减薄并且对应的器件隔离质量的退化。 [0082] 为了消除调整IC尺寸中的LOCOS尺寸限制，替代的方案是利用替代的工艺制造流程从而适应浅或中深度沟槽隔离区(称为“STI”)来替代LOCOS。这些电介质填充的沟槽可以随后与高能和链离子注入结合从而形成底隔离并且潜在地提高压侧壁隔离电压能力。 [0083] 新的侧壁隔离的STI和高能注入底隔离的结合以各种形式表达，以高密度集成和隔离器件的新方法和设备，而无需长时间高温扩散或昂贵的外延沉积。用这种方式生产的隔离结构可以被划分为六个种类或“类型”，在此界定如下：

[0084] ·类型I隔离：深高能离子注入底隔离和电介质填充沟槽侧壁隔离的 [0085] 结合，具有深和/或浅沟槽隔离不与侧壁隔离相关的选项。

[0086] ●类型II隔离：深高能离子注入底隔离和电介质填充沟槽侧壁隔离的结合，具有附加的连接沟槽的底部至底隔离的隔离注入。

[0087] ●类型III隔离：深高能离子注入底隔离和链注入结侧壁隔离的结合，具有深和/或浅沟槽隔离不与侧壁隔离相关的选项。

[0088] ●类型IV隔离：深高能离子注入底隔离和导电/电介质填充沟槽侧壁隔离的结合，具有深和/或浅沟槽隔离不与侧壁隔离相关的选项。

[0089] ●类型V隔离：深高能离子注入底隔离和导电/电介质填充沟槽侧壁隔离的结合，具有附加的连接沟槽的底部至底隔离的隔离注入。

[0090] ●类型V隔离：深高能离子注入底隔离和导电/电介质填充沟槽侧壁隔离的结合，具有附加的连接沟槽的底部至底隔离的隔离注入，具有深和/或浅沟槽隔离不与侧壁隔离相关的选项。

[0091] ●类型VI隔离：深高能离子注入底隔离和共形注入结侧壁隔离的结合，具有深和/或浅沟槽隔离不与侧壁隔离相关的选项。

[0092] 类型II无外延隔离

[0093] 在图8的截面图中示出的类型II无外延隔离的器件结构350包括形成于P形衬底351中的深N形(DN)底隔离区352A和352B，深N形(DN)底隔离区352A和352B具有电介质填充沟槽355A至355F和形成于电介质填充沟槽的底部的N型掺杂侧壁隔离区354A至
354F。选择性的深P型区(DP)353形成于P型衬底351中，在浅于、深于或等于DN区352A和352B的深度。结果是电隔离的P型袋区P1至P4的形成，其也被指定为区356A、356B、
356D和356E，袋区P1至P4通过在袋区的底部的结隔离和沿袋区的侧壁的电介质填充沟槽的组合与P型衬底351电隔离。

[0094] 在本发明的优选实施例中，深N区352A和352B通过高能注入磷而形成，在注入之后没有任何明显的高温工艺。在此，我们用术语“DN”，深N型区的首字母缩写指称这样的深N型区。由于P型衬底351没有生长于其顶上的外延层，DN层352A和352B与使用高温工艺在传统外延工艺形成的掩埋层不同(例如在图5A中示出的现有技术的器件200中的区202)，尽管其外观相似。

[0095] 传统掩埋层的峰值浓度和总垂直宽度受到在外延生长之前、期间和之后的高温制造中不可避免地出现的显著的扩散的影响。因为温度稍许变化所引起的扩散和外延工艺的变化的问题可以引起掺杂分布的大的偏离，这是与温度指数相关的扩散率的结果。 [0096] 与此相反，在所有在此公开的低温工艺中，注入的DN区352A和352B仅受到注入能量(或在多重注入的情形中的能量)的影响。所得的分布是“注入原样”，并且不受到与热处理相关的变化。在相对的意义上，DN区形成应当通常包括工艺中最高能量的注入，在1MeV(一百万电子伏特)至3MeV以上的范围。具体地说，1.5MeV至2.3MeV的能量允许在合理的时间中使用单和双离子化的掺杂剂实现深注入。具有高荷电状态的三离子化掺杂剂核素可以被注入至更大的深度，但是以相应的较低的束流。结果是较慢的注入。对于DN区-2 -2 2
的磷注入剂量可以是从1E12cm 至1E14cm 的范围，但是典型地包括1-5E13cm- 范围的剂量。

[0097] 具有首字母缩写“DP”的深P型区353，可以在优选实施例中使用硼的高能注入在任何深度形成，但是通常在等于或者浅于DA区352A和352B的深度形成。注入硼至任何给定的深度要求比磷低的能量，例如，从0.8MeV至1.5MeV，由于硼是比磷小，质量小的的原-2 -2子。对于DP区353的硼注入剂量也可以是从1E12cm 至1E14cm 的范围，但是可以典型地-2 -2
包括5E12cm 至1E13cm 范围的剂量，稍微少于磷的DN注入。

[0098] N型隔离(NI)区354A至354F的形成也使用将中至高能离子注入沟槽355A至355F的底部而完成，在沟槽被填充以任何电介质材料之前。NI区354A-354F交叠于DN区
352A和352B上，完成在沟槽下面和DN区352A和352B上方的区中的隔离，允许较浅的沟槽被用于进行侧壁隔离。较浅的沟槽易于制造，即蚀刻和填充。

[0099] 在器件结构350中，使用2个DN底隔离区352A和352B形成4个袋区P1、P2、P3和P4(即分别是356A、356B、356D和356E)。尽管DN区可以被电浮置，但是通常它们被偏置为比衬底更正的电位，并且因而形成对其周围的永久反向偏置PN结。存在于各DN区上的反向偏置可以相同或者不同，并且可以是固定的电位或者随时间变化。例如袋区P1和P2，通过公共底隔离352A和沟槽355A和355C与衬底隔离；并且被沟槽355B相互隔离，袋区P1和P2可以包含5V电路。通过公共底隔离352B和沟槽355D和355F与衬底隔离，并且通过沟槽355E相互隔离的相邻的袋区P3和P4可以包含12V电路，12V电路工作而不考虑分享相同的P型衬底351的5V电路。

[0100] 在隔离区中，各被隔离的P型袋区可以包含以任何与袋区对应的DN偏置电位相等或者更负的电位偏置的器件。例如如果DN区352A被偏置为5V，则隔离袋区P1和P2内部的器件可以在高达5V工作，和隔离的器件的结击穿可以允许的负电位，潜在地甚至比P型衬底351自身的电位更负。被隔离的袋区可以相似地包括在隔离形成之前和之后被引入的附加的P型或者N型掺杂区。各袋区还可以包括一或更多的浅隔离沟槽，例如浅隔离沟槽357，在袋区1中示出，以便提供相同袋区中的器件之间的表面隔离。浅沟槽357可以通过第二沟槽蚀刻和回填而形成，或者优选地可以与沟槽355A-355F共享相同的蚀刻和回填步骤，在NI区354A至354F的注入期间采用附加的掩模，以便避免NI区354A-354F在浅沟槽
357下面被注入。

[0101] 类型I无外延隔离

[0102] 在图9中示出的无外延隔离的类型I的器件结构包括在P型衬底371中形成的DN底隔离区372A和372B，电介质填充沟槽375A至375F交叠于底隔离区372上。可选的DP区373在可以浅于、深于或等于DN区372A和372B的深度形成于P型衬底371中。P型袋区P1至P4，即区376A、376B、376D和376E通过围绕区376A、376B、376D和376E并且交叠于底隔离区372A和372B上的电介质填充沟槽375A-375F的组合电隔离于P型衬底371。位于沟槽375C和375D之间的P型表面区376C未被隔离，因为在该区中不存在DN层，并且因而电短路于衬底371。

[0103] 在本发明的优选实施例中，DN区372A和372B通过高能注入磷而形成，在注入之后没有任何明显的高温工艺。相似地，DP区373可以使用硼的高能注入而形成。 [0104] 与类型II隔离不同，类型I隔离不具有注入沟槽底部的N型掺杂剂。通过消除在沟槽底部的N型材料，晶片制造要求较少的步骤并且这可以减少制造成本。此外，没有NI注入，隔离的器件和NI层的电操作之间的电交互可以被忽略。在类型I隔离中，沟槽必须被蚀刻得足够深以便直接交叠于DN底隔离区上以便进行侧壁隔离。结果，使用任何给定的DN区深度的类型I隔离所需的沟槽深度比类型II隔离所需的深。但是，较深的沟槽，可以更为难于制造，尤其对于蚀刻、填充、和平坦化。另外，蚀刻较深的沟槽可以需要较宽的沟槽宽度以便允许蚀刻剂和副产品气体在蚀刻工艺期间均匀地流动。较宽的沟槽，如果需要，将引起比较窄较浅沟槽较低的器件群集密度。

[0105] 一种避免沟槽宽度和深度的折衷的方法是利用被分别掩模和蚀刻的具有两个不同深度的沟槽，如图18的结构800中所示出的。对于密集的器件集成，沟槽584A和584B相对浅和窄。这些浅沟槽优选与在给定的CMOS技术节点中所使用的现存STI相同或相似，并且被用于提供表面隔离，即场阈值控制，但是不提供给定的隔离的P型袋区中的器件之间的完全隔离。较深的沟槽585A、585B、585C和585D至少与DN底隔离区582A和582B一样深(或如在图18中所示出的更深)，以便提供P型袋区586A和586B和衬底581之间的完全的电隔离。双沟槽工艺比图9的单沟槽工艺在某种程度更为复杂，但是它可以共享回填和平坦化步骤，如下面更为充分地描述的。

[0106] 类型III无外延隔离

[0107] 类型III隔离结合了DN区和链注入侧壁隔离区，这可以可选地与电介质填充沟槽结合用于提高隔离能力。例如，图10的器件结构示出了使用两个高能注入的DN底隔离区402A和402B与链注入侧壁隔离区(NI)408A、408B、408C和408D结合形成的两个隔离的P性袋区P1和P2(即分别为406A和406B)。这些注入的侧壁隔离区使用一系列不同能量的注入而形成，以便改变各具体注入的深度，其最深的交叠于DN底隔离区402A和402B上并且其最浅的到达P型衬底401的表面。电介质填充沟槽405A、405C、405D和405F可以可选地包括在注入的侧壁隔离区408A、408B、408C和408D内或相邻于注入的侧壁隔离区408A、
408B、408C和408D，以便改善隔离。可选的DP区403可以被用于抑制相邻DN区402A和
402B之间的穿通。

[0108] 顺序形成一系列磷注入导致如所示连续的N型侧壁隔离区。例如，NI区408A和408B可以具有环形或其它密闭的几何形状，并且交叠于DN区402A上以便产生电隔离于衬底401的P型区406A。相似地，NI区408C和408D可以具有环形或其它密闭的几何形状，并且交叠于DN区402B上以便产生电隔离于衬底401和区406A的P型区408B。在类型III隔离中，用于形成侧壁隔离的注入与沟槽形成的工艺无关，使得沟槽可以被形成于NI侧壁隔离区内部，例如沟槽405A、405C、408D或405F，或者可以形成于隔离的袋区内部，例如405B和405E。由于类型II隔离中的沟槽不需要足够深以交叠于DN层上，所以其在浮置袋区406A和406B中的使用不细分袋区为相互隔离的区，即所有袋区P1中的器件共享P型区406A的公共电位。这些浅沟槽优选相同或相似于在给定的CMOS技术节点中所使用的现存 STI，并且用于提供表面隔离，即场阈值控制，但不提供给定的隔离的P型袋区中的器件之间的完全隔离。

[0109] 在图17的器件结构560中示出了类型III隔离的替代实施例。沟槽564A和564B等效于图10中的沟槽405B和405E。深沟槽565A、565B、和565C替代图10的浅沟槽405A、405C、405D和405F。深沟槽565A、565B、和565C放置于相邻DN区562A和562B之间，以便避免穿通，替代图10的DP区403。该双沟槽工艺在某种程度比图10的单沟槽工艺复杂，但是可以共享回填和平坦化工艺，如下面更为充分地描述的。

[0110] 类型IV无外延隔离

[0111] 在图20的器件结构620中示出了类型IV的无外延隔离的实例。DN底隔离区622A和622B形成于P型衬底621中。沟槽625A至625D交叠于DN区622A和622B上。可选的DP区623形成于相邻的DN区622A和622B之间。P型袋区626A和626B通过围绕袋区626A和626B并且交叠于底隔离区622A和622B上的沟槽625A-625D的结合与衬底621电隔离。可选的沟槽624A和624B优选与给定CMOS技术节点中所使用的现存STI相同和相似。沟槽624A和624B用于提供给定的隔离的P型袋区中的器件之间的表面隔离。沟槽
625A-625D通常比沟槽624A和624B宽和深。

[0112] 与其中沟槽完全用电介质填充的类型I隔离不同，类型IV隔离的沟槽625包括导电材料628，例如掺杂的多晶硅，即用于提供至DN区622的电连接。在各沟槽625A-625D中的导电材料628被电介质材料627所围绕，电介质材料，例如沉积的氧化物，隔离导电材料628与P型袋区626A和626B和衬底621。在类型IV隔离中，沟槽625A-625B被蚀刻至合适的深度以便提供导电层628和DN 622之间良好的电接触。尽管类型IV隔离的导电/电介质沟槽填充在某种程度比类型I隔离的仅有电介质的工艺复杂，但是它提供非常密集和低电阻的至DN区的连接。此外，可以与浅沟槽共享一些回填和平坦化工艺，如下面更为充分地描述的。

[0113] 类型V无外延隔离

[0114] 在图21的器件结构640中示出了类型V的无外延隔离的实例。DN底隔离区642A和642B形成于P型衬底641中。在DN区642A和642B上方的部分上蚀刻沟槽645A至645D。
与类型IV隔离不同，沟槽645A-645D没有深至足以直接接触DN区642A和642B。作为替代，NI区643A至643D 被用于连接沟槽645A-645D至DN区642A和642B。因而，隔离的P型袋区646A和646B被下面的DN底隔离区642A和642B和在侧面上的沟槽645A-645D和NI区643A-643D的结合所隔离。

[0115] 类型V隔离的沟槽645A-645D包括导电材料648，导电材料648例如掺杂的多晶硅，用于提供至DN区642A和642B的电连接。在各沟槽645A-645D中的导电材料648被电介质材料647所围绕，电介质材料647例如沉积的氧化物，隔离导电材料648与P型袋区646A和646B和衬底641。导电材料648形成穿过NI区643A-643D至DN区642A和642B的电接触。NI区643A-643D优选在沟槽回填完成之前通过将离子注入沟槽645A-645D的底部而形成，使得NI区643A-643D自对准于沟槽645A-645D。沟槽645A-645D比在类型IV隔离中所使用的浅，并且可以优选通过用于与可选的浅沟槽644A和644B相同的蚀刻步骤而形成。可选的深沟槽649可以形成于相邻的DN区642A和642B之间。沟槽649可以与浅沟槽644A、644B和645A-645D共享一些回填和平坦化步骤，如下面更为充分地描述的。 [0116] 类型VI无外延隔离

[0117] 在图19的器件结构600中示出了类型VI无外延隔离的实例。DN底隔离区602A和602B形成于P型衬底601中。DN区包括侧壁部603A-603D，侧壁部603A-603D通过穿过合适的掩模的高能量DN区602A和602B注入而形成，以便在合适距离上将注入范围带至高达衬底表面。例如，这可以通过在衬底上方形成具有相当浅的角度，例如45-75度的侧壁的的掩模层而完成。这相似于在图6中所示出的现有技术隔离技术，其使用LOCOS场氧化层用作掩模层，但是在本发明中掩模层不保留在晶片上，而是被去除。该牺牲掩模层可以是被蚀刻的氧化物、光致抗蚀剂、或其它材料。在通过牺牲掩模层的DN区602A和602B的注入之后，P型袋区606A和606B被DN区602A和602B和侧壁部603A-603D完全隔离。侧壁部603A-603D还提供至DN区602A和602B的电接触。可选的浅沟槽604A和604B可以形成于P型袋区606A和606B内以便提供其中的器件之间的表面隔离，并且可选的深沟槽605A-605C可以形成于相邻的DN区602A和602B之间以便减轻穿通。

[0118] 隔离制造和工艺顺序

[0119] 原则上，因为使用本公开的技术不存在实现电隔离所需的高温，NI侧壁隔离区、电介质填充沟槽、和DN底隔离区的形成可以以任何顺序形成，而不会不利地影响被集成的器件的电隔离。但是，实际上，优选一些制造顺序，由于其简化了晶片处理。例如在填充沟槽之前更容易注入被蚀刻的沟槽的底部，因为仅需低能量注入，并且可以自对准注入于沟槽。沟槽填充工艺之后的注入要求高能量以穿透相同的深度。

[0120] 图11A-11C示出了使用高能离子注入来形成DN底隔离区的一种方法，而无需高温处理或外延。在图11A中，掩模层412形成得足够厚，以便遮挡高能DN注入。该掩模材料优选为光致抗蚀剂，但是也可以是氧化物或其它合适的材料。在图11B中，晶片通过在要注入DN区的区域中去除掩模层412而被构图。预注入氧化物层413可以在掩模步骤之前或之后被热生长或沉积，或者掩模层412的蚀刻在其被完全去除之前可以被中断，在要被注入的区域中留下氧化物层413。在图11C中，高能注入，优选1.5MeV至4.5MeV范围中，优选-3在1至5E13cm 的相对高剂量的磷注入，用于形成薄氧化物层413下面但是不在掩模层412下面的P型衬底411中的DN隔离区414。在优选实施例中，此时在衬底中不存在沟槽。 [0121] 图12A-12E示出了类型II隔离结构的形成。如图12A的截面图中所示出的，包含DN区424的P型衬底421具有被形成和构图，从而形成开口426的掩模层425。掩模425优选是沉积的氧化物硬掩模，3000- 厚的范围，但是也可以使用例如光致抗蚀剂的替代材料。可选的第二层433可以在掩模层425和衬底421之间被形成和构图。该层可以是，例如，氮化硅或用作后续平坦化的止蚀层其他合适的材料。

[0122] 在图12B中，沟槽427被蚀刻进入衬底421至小于DN区424的深度的深度，并且优选至与给定的CMOS技术中用于形成STI的相同的深度。图12C示出了通过注入沟槽427的底部从而完成浮置P型区430的电隔离的NI区428的形成。用于沟槽蚀刻的掩模层425优选用于该注入，有利地提供NI区428对沟槽427的自对准。可选的第二掩模层432可以被沉积并且被构图从而避免NI注入形成于将在浮置P型区430内的器件之间提供表面隔离的沟槽427中。图12D示出了掩模层425被去除之后并且沟槽427被电介质材料431，例如沉积的氧化物，填充之后的结构。所述结构通过CMP或导致图12E中示出的平坦化的结构420的其它技术被平坦化，其包括被填充的沟槽429、DN底隔离区424、和NI隔离区428，它们一起将浮置P型区430与P型衬底421隔离。

[0123] 图22A-22C示出了类型I隔离结构的形成。图22A示出了DN底隔离区662的形成、掩模层663和664的形成、和浅沟槽665的蚀刻之后的隔离结构，使用与上述图12中所述相同的工艺。图22B示出了可选的第二掩模层666的沉积和构图之后的结构。在优选实施例中，掩模层664是氮化物或适于平坦化期间止蚀的其他层，掩模层663是例如沉积的氧化物的硬掩模材料，并且掩模层666是光致抗蚀剂或相似的材料。较深的沟槽667穿过掩模层666中的开口被蚀刻。去除掩模层663、664和666之后，深沟槽667和可选的浅沟槽665通过电介质沉积被同时回填。所述结构随后被CMP或其它技术平坦化，导致在图22C中所示出的平坦化的结构，其包括电介质填充的深沟槽669和DN底隔离662区，它们一起隔离浮置P型区670与P型衬底661。可选的电介质填充浅沟槽668提供形成于P型区670中的器件之间的表面隔离。

[0124] 类型III隔离的制造在图13A-13D中示出。图13A示出了DN区452形成之后的隔离结构450，DN区452穿过第一掩模层453以高能注入，第一掩模层453优选是例如氧化物的被沉积和被蚀刻的硬掩模材料。第二掩模层455，优选为光致抗蚀剂，随后被沉积和构图。磷的链注入随后被用于形成从表面延伸并且交叠于DN底隔离区452上的侧壁结隔离区456。使用类型III隔离，浮置袋区451B在所有侧上通过N型结隔离而完全包围，将其与周围的P型衬底451A隔离。

[0125] 在该优选实施例中，掩模层453，用于界定DN区452的横向范围，也被用于界定侧壁隔离区456的外部边缘，因而提供了区452和456之间的自对准。为了实现这个，掩模层455被界定于掩模层453的顶上(但是不交叠掩模层453的边缘)并且也在衬底451A的被暴露的表面的顶上，该暴露的表面可以用薄氧化物454覆盖。因而磷链注入可能不穿透掩模层455或掩模层453。预注入氧化物454可以是先前工艺步骤的遗留物，或者可以在注入侧壁隔离区456之前被生长。使用例如在图11A-11C中所示出的工艺顺序，氧化物层
453界定DN底隔离区452和侧壁隔离区456两者的外部边缘。

[0126] 在图13B中示出的后续工艺中，表面氧化物层453和454和掩模层455被去除，并且新的掩模层457使用低温技术被界定以避免DN区452的扩散。 窗口458A和458C在掩模层457中在侧壁隔离区456的顶上或相邻于侧壁隔离区456被界定。也可以形成未交叠隔离区456的可选的窗口458B。

[0127] 在图13C中，沟槽460A、460B、和460C穿过掩模层457中的窗口被蚀刻。在掩模层457被去除之后，沟槽460A、460B、和460C用电介质材料填充并且被平坦化。图13D示出了所得的隔离结构450。区456和452提供了P型区451B与衬底451A的隔离。在侧壁隔离区456内或者相邻于侧隔离区456的被填充的各层461A和461C是可选的，但是通过完全地消除接近表面的多数载体或少数载体的导电而改善了结构的隔离能力。被填充的沟槽461B提供了区451B内的器件之间的表面隔离。通过将这些工艺步骤与在上面图22中所描述的深沟槽步骤相结合，可以生产图17的结构，它提供了相邻DN区562A和562B之间的深沟槽隔离。由于深和浅沟槽可以共享相同的电介质回填和平坦化步骤，添加的工艺复杂性是最小的。

[0128] 图23示出了类型VI隔离结构的形成，所述结构包括共形注入的DN区。图23A示出了形成共形DN区682的一种方法。掩模层683使用硬掩模层，例如氧化物，或软掩模层，例如光致抗蚀剂被沉积和构图。掩模层683中的开口用故意斜坡的侧壁686形成。下面描述用于该工艺步骤的几种可能的技术。掩模层683的总厚度t1足以完全避免DN层的注入。侧壁686具有连续减小的厚度使得DN注入以连续变化的深度透入衬底681，符合侧壁686的厚度轮廓。当侧壁的厚度是t2时，DN注入仅透过侧壁，使得其定位于表面衬底。DN注入的深度在侧壁的端部到达其最大值，这里注入直接进入衬底。共形DN区682A、682B将P型袋区690与P型衬底681完全隔离。

[0129] 图23B示出了形成共形区702的另一种方法。掩模层703使用硬掩模层，例如氧化物被沉积和构图。第二掩模层704，例如光致抗蚀剂，在掩模层703的部分的上方被界定。掩模层703中的开口用故意斜坡的侧壁706形成。掩模层703和704的组合厚度足以完全避免用于形成DN区702的N型掺杂剂穿透掩模层703和704到达衬底701。但是，掩模层
703的总厚度t3被设计为允许N型掺杂剂正好穿透至衬底701的表面下面，使得DN区702的表面部分702C被形成，这里掩模层703的全部厚度被暴露。在侧壁706下面的区域，掩模层703具有逐渐减小的厚度，使得用于形成DN区702的N型掺杂剂以连续变化的深度透入衬底701，符合侧壁706的轮廓以形成DN区702的斜坡部分702B。在侧壁706之间的掩模层703的开口中，用于形成DN 区702的N型掺杂剂透入衬底701，从而形成DN区702的底部702A。共形DN区702将P型袋区710与P型衬底701完全隔离。

[0130] 图23C示出了掩模层的去除之后的图23A的类型VI隔离结构。共形DN区682是碟形的并且形成底隔离和侧壁隔离两者，使得隔离的P型区690完全地与P衬底681结隔离。后续的工艺可以包括浅沟槽的形成，以便提供各P型袋区内的表面隔离，和/或相邻DN区之间的深沟槽以便避免穿通。这些工艺步骤可以是，例如，与在图22C中所述的相同。在图19中示出了所得的类型VI隔离结构的实例。以其最简单的形式(即图23C)，类型VI隔离仅要求一个掩模步骤和单个注入以便形成完全的结隔离，而没有外延或高温扩散。但是，它要求提供受控的侧壁角度以便于共形注入的掩模工艺的研发。

[0131] 采用受控侧壁角度形成掩模层的一种方法包括氧化物层的沉积、用光致抗蚀剂的掩模，以及用横向以及垂直蚀刻氧化物层一或更多的蚀刻工艺来蚀刻氧化物层。例如，单个反应离子蚀刻(RIE)工艺可以被优化以便提供这样的受控侧壁角度。该RIE工艺可以包括具有各种横向和垂直蚀刻速率的子工艺的序列。作为替代，湿法蚀刻步骤和RIE步骤的序列可以被采用，以便蚀刻氧化物。替代氧化物，金属层或多晶硅层可以被用作掩模层，或者不同材料的堆叠和不同的蚀刻工艺可以被采用。此外，厚光致抗蚀剂掩模可以使用显影和烘烤工艺的序列被形成，以便生产受控的侧壁角度。

[0132] 图24A-24F示出了类型IV隔离结构的形成，其包括被导电沟槽回填区接触的注入的DN区。图24A示出了如上面所描述的DN区742形成，和由氮化硅或其他合适的材料制成的可选的平坦化止蚀层744的沉积和构图，和优选沉积的氧化物或其它合适的材料的硬掩模的掩模层743形成之后的结构。浅沟槽745穿过掩模743中的开口被蚀刻进入P衬底741。沟槽745优选与给定CMOS技术的标准STI相容。

[0133] 图24B示出了构图和蚀刻沟槽746之后的结构。这些沟槽比沟槽745深，并且延伸进入DN区742。沟槽746也比沟槽745宽，以便允许在沟槽745中电介质回填的形成和在沟槽746中导电/电介质的回填，如下面所描述的。例如，沟槽745可以是大约0.5微米宽和0.5微米深，而沟槽746可以是大约1微米宽和1.5微米深。

[0134] 图24C示出了介电层747的沉积之后的结构。介电层747优选具有良好 的共形性，例如可以使用TEOS沉积氧化物。设计沉积厚度，以便完全回填窄沟槽745，但是仅覆盖宽沟槽746的侧壁。在这里给出的实例中，0.3微米的厚度可以用于完全回填0.5μm宽的浅沟槽745并且在各深沟槽746上形成0.3微米的层，在深沟槽746中留下0.4微米宽的空间。

[0135] 图24D示出了介电层747回蚀刻之后的类型IV结构。回蚀刻，优选通过著名的反应离子蚀刻技术完成，应当从深沟槽746的底部完全去除电介质747。通过这样作，电介质747将也可能从表面完全去除，并且下面的掩模层743也可以被蚀刻，取决于所使用的材料和其相对的蚀刻速率。在该回蚀刻步骤之后，侧壁电介质层748B、748C、748D和748E留在深沟槽746中，而浅沟槽745被电介质区748A完全填充，浅沟槽745应当在衬底741的初始表面的上方延伸。

[0136] 图24E示出了导电层749沉积之后的结构，它优选是高导电性和共形的，例如原位掺杂的多晶硅。层749的沉积厚度被设计，以便提供深沟槽746的完全的回填。 [0137] 图24F示出了平坦化之后的类型IV隔离结构。在该实例中，所述结构已被平坦化回衬底741的初始表面。这优选通过CMP和/或回蚀刻工艺完成。最终的结构包括被在底部上的DN 742并且侧面上的回填的沟槽746所隔离的P型区751。沟槽746被导电材料750A和750B填充，导电材料750A和750B提供至DN区742的电接触。导电回填750被电介质748包围，使得它与P型区751和衬底741隔离。

[0138] 类型IV隔离有利地提供了非常紧凑的至DN层的电连接，通过用导电回填的深沟槽。此外，这些沟槽的形成共享了与各隔离的P型区内标准STI隔离的形成共同的许多步骤，包括介电沉积和平坦化步骤，所以仅有很少的附加工艺复杂度以实现DN层接触。 [0139] 图25A-25E示出了类型V隔离结构的形成，它包括经由注入的侧壁延伸被导电沟槽回填区接触的注入的DN区。图25A示出了如同上面所描述的DN区762的形成、和由氮化物或其它合适的材料制成的可选的平坦化止蚀层764的沉积和构图、和优选沉积的氧化物或其它合适的材料的硬掩模的掩模层763形成之后的结构。浅沟槽765穿过掩模763中的开口被蚀刻入P衬底761。沟槽765优选与给定CMOS技术的标准STI相容。沟槽766与沟槽765同时被蚀刻。这些沟槽比沟槽765宽，以便允许沟槽765中电介质回填 和在沟槽766中导电/电介质回填的形成，如下面所描述的。例如，沟槽765可以是大约0.5微米宽和0.5微米深，而沟槽766可以是大约1微米宽和0.5微米深。与上述类型IV隔离相比，类型V具有仅需要单沟槽掩模和蚀刻以形成STI和侧壁隔离沟槽的优点。 [0140] 图25B示出了电介质层767的沉积之后的结构。电介质层优选具有良好的共形性，例如，可以使用TEOS沉积氧化物。设计沉积厚度，以便完全回填窄沟槽765，但是仅覆盖宽沟槽766的侧壁。在这里给出的实例中，0.3微米的厚度可以被用于完全回填0.5μm宽的浅沟槽765，并且在各深沟槽766的侧壁上形成0.3微米的层，在深沟槽766中留下0.4微米宽的空间。

[0141] 图25C示出了介电层767回蚀刻之后的类型V结构。回蚀刻，优选通过著名的反应离子蚀刻技术完成，应当从宽沟槽766的底部完全去除介电层767。通过这样做，介电层767也将可能从表面去除，并且下面的掩模层763也可以被蚀刻，取决于所使用的材料和它们的相对蚀刻速率。该回蚀刻步骤之后，侧壁介电层768B、768C、768D和768E留在深沟槽
766中，而浅沟槽765被介电区768A完全填充，介电区768A应当在衬底761的初始表面上方延伸。NI区772A和772B的注入优选在该情形完成，使得这些注入自对准于沟槽766并且直接在沟槽766下面延伸，而无需附加的掩模步骤。进行一或更多的注入以便提供连接沟槽766的底部至DN区762的N型掺杂的连续的区。由于这些注入直接在沟槽底部中进行，所以所需要的能量被最小化，这提供了高流(高剂量)注入可以被用于提供重掺杂NI区的进一步的益处。由于这些NI区非常窄，所以重掺杂在避免穿通中是有希望的。在替代实施例中，NI区注入可以在工艺的不同阶段进行，例如在介电层767的回蚀刻之前(如在图25B中)，并且仍然保持其自对准。

[0142] 图25D示出了导电层769的沉积之后的结构，其优选是高导电性和共形的，例如原位掺杂的多晶硅。设计层769的沉积厚度，以便提供深沟槽766的完全回填。 [0143] 图25E示出了平坦化之后的类型V隔离结构。在该实例中，结构已经被平坦化回衬底761的初始表面。这优选通过CMP和/或回蚀刻工艺完成。最终结构包括P型区771，P型区771被底部上的DN区762和被在侧面上的回填沟槽766与NI区772A和772B的组合隔离。沟槽766被导电材料770A和770B填充，导电材料770A和770B经由导电NI区772A和772B提供对 DN区762的电接触。导电回填770A和770B被电介质768B、768C、768D和768E围绕，使得它与P型区771和衬底761隔离。

[0144] 类型V隔离有利地提供了至DN层的非常紧凑的电连接，经由具有导电回填的深沟槽。此外，这些沟槽的形成共享与各隔离的P型区内标准STI隔离的形成相同的许多步骤，包括沟槽掩模和蚀刻、电介质沉积、和平坦化步骤，所以有很少的附加的工艺复杂度以实现DN层接触。该隔离结构的进一步益处是NI区对导电沟槽填充的自对准，这通过消除未对准问题而最小化了消耗的面积，并且还确保了导电层与衬底和被隔离的P型区隔离。 [0145] 深P型区DP的形成，与在本公开这所述的许多工艺操作相似，可以在任何其它的隔离工艺之前或之后进行。如在图14A中所示出的，深P型区483的形成使用相似于DN区482的形成的高能离子注入。包含高能注入的DN底隔离区482的P型衬底481被光致抗蚀剂488掩模并且以高能用硼注入从而形成DP区483。

[0146] DP工艺可以使用光致抗蚀剂，以便界定注入，或被蚀刻的厚氧化物或两者的结合。例如在图14A中，氧化物层485A、485B、485C和483代表在形成DN区482中所使用的先前的工艺步骤中留下的氧化物层。光致抗蚀剂层488首先被用于掩模并且通过厚氧化物层485蚀刻从而形成层485B和485C。光致抗蚀剂必须在注入期间保留，以便避免不希望的硼穿透CN区482上方的薄氧化物层483。作为替代，来自先前工艺的氧化物层在DP区483的掩模和注入之前可以被去除并且被再生长。如果再生长的氧化物层薄，例如，几百埃，则光致抗蚀剂层可以需要在注入期间存在。如果再生长的氧化物层厚，例如几微米，则氧化物层可以被掩模并蚀刻并且可选的光致抗蚀剂层可以在注入之前被去除。

[0147] 所得的深P型区可以被用于减小相邻隔离区之间穿通击穿的风险。例如，图14B中类型II隔离结构490包括形成于P型衬底491A中的DN区492A和492B。底隔离DN区492A被NI侧壁隔离区484A交叠，并且NI侧壁隔离484A被沟槽侧壁隔离495A交叠以便形成浮置P型区491B。相似地，底隔离DN区492B被NI侧壁隔离484B和沟槽侧壁隔离495B交叠以便形成浮置P型区491C。在该实例中，DN层492A和492B在工作期间可以潜在地被偏置为不同的电位。它们最小的间距通过DP区493的引入而被减小，DP区493夹置在两个DN层492A和492B之间。为了理解该益处， 必须考虑穿通击穿的影响。 [0148] 在图14C的截面图中，两个DN区502A和502B被P型衬底501以距离ΔxDN分开。
假定DN层502A和P型衬底501都被接地。在零偏压的情况，在DN区502A和衬底501之间形成的P-N结周围仅发展出小的耗尽区503A。但是，DN区502B被偏置为电位+V，并且因而根据P型衬底501的掺杂浓度和被施加的电压V形成宽得多的消耗区503B，其延伸入结的轻掺杂衬底侧xD距离。只要耗尽区不延伸过整个距离，即ΔxDN＞xD，则在两个DN区
502A和502B之间没有电流流动。这样，两个DN区502A和502B可以被认为相互隔离。但是，如果两个DN区502A和502B被放置得相互过于接近，则只要ΔxDN＝xD，则穿通击穿将出现并且不希望的电流将在两个DN区502A和502B之间流动。穿通击穿实际上不是击穿机制，而是代表了N-I-N结的势垒降低现象并且展示具有“软击穿”电流-电压特性的泄漏的增加。

[0149] 在图14D中，接地的DN区513A和P型衬底511与被以电位+V偏置的DN区513B以距离ΔxDN分离。具有比衬底511的浓度高的浓度的P型注入DP区515，以距被偏置的DN层513B的距离ΔxDP形成于两个DN区513A和513B之间。在耗尽区514B延伸至DP区515的边缘的电压，即ΔxDP≈xD，耗尽区被钉扎为固定的尺寸。超过该条件，电场随增加的电位持续增加，集中于DP和DN区之间，直至在某个电压雪崩击穿出现。由于该P-I-P类结透过雪崩在体中出现，所以击穿时的电场出现在25MV/cm至35MV/cm的范围-展现以比如果缺少DP区515将会出现的穿通的发生高得多的电压的雪崩。

[0150] DP区因而抑制穿通击穿，并且允许相邻的DN底隔离区513A和513B被更为紧密地群集而不遭受高泄漏和穿通。该技术通常可以应用于所有在此描述的隔离结构。作为替代，深沟槽可以形成于相邻的DN区之间以便允许它们被紧密地群集而不遭受高泄漏和穿通，如例如在图17和图18至所示。

[0151] 图15A-15F示出了在此描述的方法中注入的顺序可以被重新安排而不显著地改变所得的隔离结构。例如，在图15A中，氧化物层522生长于P型衬底521的顶部，并且随后被光致抗蚀剂层523掩模并且被蚀刻从而形成开口524，如在图15B中所示出的。包括改变剂量和能量的注入序列的磷链注入随后通过开口524被注入从而形成NI侧壁隔离区525，如图15C中所 示出的。

[0152] 在图15D中，氧化物层522被光致抗蚀剂层526掩模，并且其中心部被去除，允许高能注入深地穿透入衬底521从而形成DN底隔离区527，DN底隔离区527自对准于NI侧壁隔离区525并且被NI侧壁隔离区525交叠，由此将P型区528与衬底521隔离。如图15E中所示出的，衬底521随后用氧化物层529覆盖，它被构图从而形成开口530A、530B、和
530C。衬底521被蚀刻以便形成沟槽531A-531C。沟槽531A-531C用电介质材料填充并且被平坦化，如在图15F中所示出的。所得的结构包括位于NI侧壁隔离区525内的电介质填充的沟槽531A和531C，和隔离区528内的电介质填充沟槽531B。应当理解其它沟槽，相似于531B，可以在相同的工艺期间在衬底521的其它区中容易地形成。所得的结构520与在图13D中所示出的结构几乎相同，尽管其制造顺序不同。

[0153] 虽然图15F中示出的所得的结构示出了类型III隔离结构，但是本领域的技术人员可以以相似的方式以最小电影响改变其它隔离工艺的制造顺序。该灵活性被在图16中所示出的流程图540中所示出的各种工艺顺序所例示。在流程图540中，用剪切角示出的卡片代表可选的工艺步骤。工艺流程541能够实施类型I或者类型II隔离，取决于NI注入步骤是被进行还是被跳过。工艺流程542和543代表实施类型III隔离的两个不同的方法。

[0154] 应当理解并非所有可能的工艺流程都在流程图540中表达。例如，DP区可以在DN底隔离注入之后或之前被引入并且也可以在NI隔离侧壁链注入步骤之前或之后被引入。在其它选项中，深沟槽步骤可以被包括，第二浅沟槽可以被包括，并且一些沟槽可以被填充以导电和电介质材料的结合。

[0155] 尽管已经描述了本发明的具体实施例，但是应当理解这些实施例仅是示意性的，而非限制性的。根据本发明的广泛原理的许多附加或替代实施例对于本领域的技术人员是显见的。