本发明是涉及一种反熔丝及其形成方法和具有该反熔丝的非易失性存储器件的单位单元，所述反熔丝包括：栅极介电层，其形成在衬底上；栅电极，其包括本体部分和从本体部分延伸的多个突出部分，其中本体部分和突出部分形成为在栅极介电层上与该层接触；和结区，其形成在通过所述突出部分的侧壁暴露的衬底的一部分中。
栅电极，所述栅电极包括本体部分和从所述本体部分延伸的至少一个突出部分，其中所述本体部分和所述突出部分形成为在所述栅极介电层上与该层接触；和结区，所述结区形成在由所述突出部分的侧壁暴露出的所述衬底的一部分中，其中所述突出部分在相同方向上从所述本体部分的一侧延伸，所述栅极介电层包括与所述本体部分相重迭的第一介电层和比所述第一介电层更薄的与所述突出部分相重迭的第二介电层。
2.权利要求1的反熔丝，其中所述突出部分与所述第一介电层和所述第二介电层相重迭。
3.权利要求1的反熔丝，其中所述本体部分和所述突出部分与所述衬底的有源区相重迭。
4.权利要求1的反熔丝，其中所述栅极介电层包括选自由氧化物层、氮化物层、氧氮化物层及其组合所组成的组中的一种。
金属氧化物半导体场效应晶体管，其具有栅电极、结区和与所述栅电极相邻的栅极介电层，所述栅极介电层构建并布置为在向所述栅电极和所述结区之间施加写入电压时击穿以使所述金属氧化物半导体场效应晶体管在所述栅电极和所述结区之间变成稳定性导电；
补偿电容器，其平行连接在所述金属氧化物半导体场效应晶体管的所述栅电极和所述结区之间，所述补偿电容器构建并布置为不被所述写入电压击穿，所述补偿电容器构建并布置为在出现所述金属氧化物半导体场效应晶体管的所述栅极介电层的所述击穿时保持所述栅电极和所述结区之间的写入电压以使击穿稳定地出现。
6.权利要求5的反熔丝，其中所述补偿电容器包括：具有与所述金属氧化物半导体场效应晶体管的所述栅电极成单一体类型结构的电容器电极；和形成为与所述电容器电极相邻的电容器介电层。
7.权利要求6的反熔丝，其中所述电容器介电层的厚度大于所述栅极介电层的厚度。
8.权利要求5的反熔丝，其中所述补偿电容器包括：电容器电极，其接触所述金属氧化物半导体场效应晶体管的所述栅电极；和电容器介电层，其形成为与所述电容器电极相邻。
9.权利要求8的反熔丝，其中所述电容器介电层的厚度大于所述栅极介电层的厚度。
10.权利要求8的反熔丝，其中所述电容器电极由与用于形成所述栅电极的材料相同的材料形成。
11.权利要求8的反熔丝，其中所述电容器电极由与形成所述栅电极的材料不同的材料形成。
12.权利要求8的反熔丝，其中所述栅电极和所述电容器电极包含金属材料或多晶硅层。
13.权利要求7的反熔丝，其中所述电容器介电层和所述栅极介电层包括选自由氧化物层、氮化物层、氧氮化物层及其任意组合所组成的组中的一种。
14.一种包含反熔丝的非易失性存储器件的单位单元，所述反熔丝包括：金属氧化物半导体场效应晶体管，其具有栅电极、结区和与所述栅电极相邻的栅极介电层，所述栅极介电层构建并布置为在向所述栅电极和所述结区之间施加写入电压时击穿以使所述金属氧化物半导体场效应晶体管在所述栅电极和所述结区之间变成稳定性导电；
补偿电容器，其以与所述栅电极和所述结区平行的方式接触所述金属氧化物半导体场效应晶体管，所述补偿电容器构建并布置为不被所述写入电压击穿，所述补偿电容器构建并布置为在出现所述金属氧化物半导体场效应晶体管的所述栅极介电层的所述击穿时保持所述栅电极和所述结区之间的写入电压以使击穿稳定地出现，其中所述补偿电容器包括接触所述金属氧化物半导体场效应晶体管的所述栅电极的电容器电极和形成为与所述电容器电极相邻的电容器介电层，其中所述栅电极和所述电容器电极包含金属材料或多晶硅层。
15.一种用于制造反熔丝的方法，所述方法包括：在衬底上形成栅极介电层；
在所述栅极介电层上形成包括本体部分和从所述本体部分延伸的多个突出部分的栅电极；和在由所述突出部分的侧壁暴露出的所述衬底的一部分中形成结区，其中，所述栅极介电层的形成包括：
移除在与所述突出部分相重迭的部分上所形成的所述第一介电层的部分；和在移除了所述第一介电层的所述部分上形成比所述第一介电层更薄的第二介电层；
移除在与所述本体部分相重迭的部分上所形成的所述第一介电层的部分；和在移除了所述第一介电层的所述部分上形成比所述第一介电层更厚的第二介电层；
在所述第一介电层上选择性地在与所述本体部分重迭的部分上形成第二介电层。
16.权利要求15的方法，其中所述突出部分在相同方向上从所述本体部分的一侧延伸。
17.权利要求15的方法，其中所述本体部分和所述突出部分与所述衬底的有源区相重迭。
18.权利要求15的方法，其中所述栅极介电层包括选自由氧化物层、氮化物层、氧氮化物层及其组合所组成的组中的一种。
19.权利要求15的方法，在形成所述栅极介电层之前，还包括：在所述衬底的一部分中形成沟槽；
20.权利要求15的方法，在形成所述结区之前，还包括：在待形成所述结区的部分中形成轻掺杂漏极区域，其中所述轻掺杂漏极区域具有低于所述结区的杂质浓度。
反熔丝及其形成方法和具有该反熔丝的非易失性存储器件
的单位单元
[0001] 相关申请
[0002] 本发明要求2008年2月20日申请的韩国专利申请No.10-2008-0015153的优先权，其全文通过引用并入本文。
技术领域
[0003] 本发明是涉及一种用于制造半导体器件的方法，更是具体涉及非易失性存储器件的可一次编程(OTP)单位单元(unit cell)及其制造方法。
背景技术
[0004] OTP单位单元是用于在诸如动态随机存取存储器(DRAM)、电可擦除可编程只读存储器(EEPROM)以及闪存的易失性或非易失性存储器件中的存储器修复。OTP单位单元也用于在模拟芯片及数字芯片共存的混合信号芯片中修整内部操作电压或频率。
[0005] 通常，OTP单位单元包括由金属氧化物半导体场效应晶体管(MOSFET，下文中称为“MOS晶体管”)组成的反熔丝(anti-fuse)以及一个或多个MOS晶体管。OTP单位单元是以单个类型或阵列类型形成且用于修复或修整。
[0006] 图1说明OTP单位单元的典型反熔丝的横截面图。为了描述的便利，说明了包括OTP单位单元的典型反熔丝的特定部分而未说明由其它OTP单位单元组成的其它晶体管。
[0007] 参看图1，OTP单位单元的典型反熔丝包括衬底100、形成在衬底100上的栅电极105以及形成在由栅电极105侧壁暴露的衬底100的一部分中的结区106如源极区域和漏极区域。此外，典型反熔丝还包括形成在栅电极105与衬底100之间的具有相对较薄厚度的栅极介电层104。
[0008] 下文将描述具有上述结构的典型OTP单位单元的写入操作。
[0009] 结区106与拾取区域(pick-up region)107互连且与VSS连接。拾取区域107用于将偏压施加至阱101。写入电压VWR经由金属互连层108而施加至栅电极105。因此，高场效应发生于栅电极105与衬底100之间且引起栅极介电层104的击穿。因此，栅电极105和衬底100短路。
[0010] 然而，OTP单位单元的典型反熔丝的栅极介电层104的局限在于其不被所施加的写入电压稳定地击穿。
[0011] 在写入操作期间，经由金属互连层108转移至栅电极105的写入电压VWR具有由薄层电阻Rs(由金属互连层108所引起)导致的下降电压，且下降的写入电压VWR被施加至栅电极105。因此，由于栅电极105与衬底100之间的场效应同下降电压一样地减小，因此栅极介电层104没有稳定地击穿。
[0012] 此外，在写入操作的初始周期期间，栅极介电层104部分击穿且栅电极105和衬底100部分地短路。在此情况下，存在的问题是：由于阱101与沟道阻挡区域102之间的漏电流，导致在栅电极105与衬底100之间没有持续地形成高场效应。部分击穿表示栅极介电层104被击穿的程度未达到目标水平的状态。
[0013] 举例而言，当阱101如图1中所示为P-阱时，沟道阻挡区域102掺杂有N型杂质。因此，正向二极管形成在阱101与沟道阻挡区域102之间。因此，当栅电极105与衬底100由于栅极介电层104的部分击穿而部分短路时，正向二极管操作并且引起漏电流。
[0014] 当在阱101与沟道阻挡区域102之间引起漏电流时，难以使栅极介电层104的稳定击穿的程度达到目标水平。因此，在读取操作期间，因为数据的感测容限减小，故器件发生故障。该故障减小OTP单位单元的读取操作的可靠性。
发明内容
[0015] 本发明的实施方案涉及一种反熔丝以及制造方法，其能够通过使得包括金属氧化物半导体(MOS)晶体管的反熔丝的栅极介电层稳定击穿而改良操作可靠性，从而在读操作期间改良数据感测容限，还涉及具有该反熔丝的非易失性存储器件的单位单元。
[0016] 根据本发明的一方面，提供一种反熔丝。该反熔丝包括：形成在衬底上的栅极介电层；栅电极，其包括本体部分以及从本体部分延伸的至少一个突出部分，其中本体部分和突出部分以接触栅极介电层的方式形成在该触栅极介电层上；和结区，其形成在由所述突出部分的侧壁暴露的衬底的一部分中。
[0017] 根据本发明的另一方面，提供一种反熔丝。该反熔丝包括金属氧化物半导体场效应晶体管(MOS晶体管)以及平行接触MOS晶体管的补偿电容器。
[0018] 根据本发明的另一方面，提供一种包括反熔丝的非易失性存储器件的单位单元。该反熔丝包括：形成在衬底上的栅极介电层；栅电极，其包括本体部分以及从本体部分延伸的至少一个突出部分，其中本体部分和突出部分形成为在栅极介电层上与该层接触；和结区，其形成在由所述突出部分的侧壁暴露的衬底的一部分中。
[0019] 根据本发明的另一方面，提供一种包括反熔丝的非易失性存储器件的单位单元。该反熔丝包括金属氧化物半导体场效应晶体管(MOS晶体管)以及平行接触MOS晶体管的补偿电容器，其中补偿电容器包括接触MOS晶体管的栅电极的第一电极、接触MOS晶体管的结区的第二电极以及形成在第一电极与第二电极之间的第一介电层，其中栅电极和第一电极包含金属材料或多晶硅层。
[0020] 根据本发明的另一方面，提供一种用于制造反熔丝的方法。该方法包括在衬底上形成栅极介电层，在栅极介电层上形成包括本体部分和从本体部分延伸的至少一个突出部分的栅电极以及在由所述突出部分的侧壁暴露的衬底的一部分中形成结区。
附图说明
[0021] 图1说明OTP单位单元的典型反熔丝的横截面图。
[0022] 图2为根据本发明实施方案的非易失性存储器件的单位单元的反熔丝平面图。
[0023] 图3说明沿图2的线I-I′截取的横截面图。
[0024] 图4说明沿图2的线II-II′截取的横截面图。
[0025] 图5说明沿图2的线III-III′截取的横截面图。
[0026] 图6A为描述根据本发明实施方案的反熔丝的操作特性的横截面图。
[0027] 图6B为描述根据本发明实施方案的反熔丝操作特性的详细电路图。
[0028] 图7A至图7F为描述根据本发明实施方案的用于制造反熔丝的方法的横截面图。
具体实施方式
[0029] 在附图中，为说明的清晰起见，层及区域的尺寸被放大。还应理解，当一层被称作位于另一层或衬底“上/下”时，其可直接位于所述另一层或衬底上/下，或也可存在插入层。同样，当一层被称作在两层“之间”时，其可为两层之间的唯一层，或也可存在一个或多个插入层。整个附图中相同的附图标记表示相同的元件。另外，在层的附图标记之后的不同英文字母字符表示层在一个或多个处理步骤(诸如，蚀刻工艺或抛光工艺)之后的不同状态。
[0030] 下文中，将参看根据附图详细描述本发明的优选实施方案。
[0031] 图2为根据本发明实施方案的非易失性存储器件的单位单元的反熔丝平面图。图3说明沿图2的线I-I′截取的横截面图，图4说明沿图2的线II-II′截取的横截面图，图
5说明沿图2的线III-III′截取的横截面图。
[0032] 参看图2至图5，根据本发明实施方案的非易失性存储器件的单位单元的反熔丝包括具有本体部分208和从本体部分208延伸的多个突出部分209的栅电极205A。反熔丝还包括形成在栅电极205A与衬底200之间的栅极介电层204A。反熔丝还包括形成在由突出部分209的侧壁暴露的衬底200的一部分中的结区206如源极区域和漏极区域。
[0033] 栅电极205A的本体部分208和突出部分209形成在栅极介电层204A上方，以接触栅极介电层204A。以下情况是可能的：在每侧上可形成一个或多个突出部分209，总共四个侧面。然而，理想的是突出部分209通过从一侧延伸而彼此平行地形成，以便简化制造方法。即，突出部分在同一方向上自本体部分的一侧延伸。在此，“延伸”包括突出部分209作为本体部分208的一部分而以单一体类型形成的结构，以及电接触本体部分208的结构(突出部分209通过使用与形成本体部分208的材料不同的材料所形成)。此外，本体部分208和突出部分209形成为在衬底200的有源区中重迭。突出部分209的数量、宽度(是指短轴上的长度)及长度(是指长轴上的长度)并非限制性的，并且可根据预设写入电压的水平与栅极介电层204A的厚度而适当地加以选择。
[0034] 栅极介电层204A包括形成在与本体部分208重迭的部分中的第一介电层以及形成在与突出部分209重迭的部分中的第二介电层。第一介电层和第二介电层可形成为具有高度差。理性的是第一介电层的厚度大于第二介电层的厚度。在此，根据写入电压的水平，可在第一介电层的厚度的大约三分之一的至大约一半的范围内选择第二介电层的厚度。此外，第一介电层和第二介电层可通过使用相同材料而形成为具有单一体(single body)类型结构，或可通过使用不同材料而形成。
[0035] 结区206可包括轻掺杂杂质的区域及高掺杂杂质的区域，其中高掺杂杂质的区域可形成在轻掺杂杂质的区域中。高掺杂杂质的区域在结区206与接触塞(未图示)之间引起欧姆接触。
[0036] 下文中，参看图6A至图7，将描述根据本发明实施方案的在非易失性存储器件的单位单元的写入操作期间反熔丝的操作特性。
[0037] 图6A说明沿图2的线II-II′截取的横截面图，图6B为其详细电路图。在此，举例而言，反熔丝包括具有n-沟道的MOS晶体管。
[0038] 参看图6A及图6B，在反熔丝中存在两个电容器。电容器中的一个可用作熔丝FS，因为电容器由写入电压VWR击穿，另一个电容器可用作补偿电容器CC，其不被写入电压VWR击穿并且补偿电容器CC累积电荷。
[0039] 结区206与拾取区域207彼此互连并且还连接至VSS。写入电压VWR施加至栅电极205A，并实施单位单元的写入操作。在写入操作的初始周期期间，写入电压VWR累积在补偿电容器CC中。当作为第二介电层的熔丝FS的介电层被击穿时，补偿电容器CC补偿由芯片中金属互连层210的薄层电阻RS所引起的下降写入电压VWR。即，可通过使用累积在补偿电容器CC中的电荷而获取电压抽运效应(voltage pumping effect)。
[0040] 可通过使用补偿电容器CC的电压抽运效应而将等于或大于写入电压VWR的高电压不断地施加至熔丝FS的第二介电层。通过在栅电极205A(其是图2的突出部分209)与衬底200之间不断维持产生高场效应，高电压可稳定地击穿第二介电层。
[0041] 下文中，将描述根据本发明实施方案的用于制造非易失性存储器件的单位单元的反熔丝的方法。
[0042] 图7A至图7F为描述制造过程的沿图2的线II-II′截取的横截面图。
[0043] 参看图7A，阱201形成在衬底200中。本文中，衬底200包括半导体衬底且可包括块体衬底或绝缘体上硅(SOI)衬底。衬底200的半导体层可包括选自由以下各物组成的组中的一种：Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs和InP。
[0044] 在衬底200的一部分中形成沟槽(未图示)，并实施离子注入工艺以在沟槽的内表面中形成沟道阻挡区域202。在此，沟道阻挡区域202形成为具有与阱201不同的杂质类型，如P型杂质或N型杂质。例如，当通过使用P型杂质形成阱201时，则通过使用N型杂质形成沟道阻挡区域202。
[0045] 通过形成填充沟槽的绝缘层而形成隔离层203。因此，在衬底200上限定有源区和非有源区(填充区域)。在此，可通过化学气相沉积(CVD)方法使用具有良好填充特性的高密度等离子体(HDP)-未掺杂硅酸盐玻璃(USG)层而形成隔离层203。
[0046] 参看图7B，在衬底200上形成具有不同厚度的介电层204。介电层204用于栅极介电层。可通过使用氧化方法形成具有极佳层品质的栅极介电层204。氧化方法可包括选自由以下工艺组成的组中的一种：干氧化工艺、湿氧化工艺以及使用自由基离子的氧化工艺。栅极介电层可包括选自由以下各物质组成的组中的一种：氧化物层、氮化物层、氧氮化物层、金属氧化物层及其组合。
[0047] 特定地，可通过使用下文将描述的三种不同方法来形成栅极介电层204。
[0048] 第一，在衬底200上形成第一介电层。光刻胶图案(未图示)暴露出与图2的栅电极205A的突出部分209重迭的部分，且使用光刻胶图案作为蚀刻掩模经由蚀刻工艺来选择性地移除由光刻胶图案暴露的第一介电层。在移除了第一介电层的部分上形成第二介电层。在此，第二介电层可具有比第一介电层厚度更薄的厚度。可通过使用氧化方法来形成第一介电层和第二介电层。
[0049] 第二，在衬底200上形成第一介电层。光刻胶图案(未图示)暴露出与图2的栅电极205A的本体部分208重迭的部分，且使用光刻胶图案作为蚀刻掩模经由蚀刻工艺来选择性地移除由光刻胶图案暴露的第一介电层。在移除了第一介电层的部分上形成第二介电层。在此，第二介电层可具有比第一介电层厚度更厚的厚度。可通过使用氧化方法来形成第一介电层和第二介电层。
[0050] 第三，在衬底200上形成第一介电层。光刻胶图案(未图示)暴露出与图2的栅电极205A的本体部分208重迭的部分。第二介电层形成在光刻胶图案和第一介电层上，而光刻胶图案覆盖与突出部分209重迭的部分。随着移除光刻胶图案而选择性地移除在光刻胶图案上形成的第二介电层。用于选择性地移除第二介电层的方法被称为剥离(lift-off)方法。因此，第一介电层和第二介电层形成在与本体部分208重迭的部分上，且第一介电层仅形成在与突出部分209重迭的部分上。在此，第一介电层与第二介电层可具有相同厚度。
[0051] 参看图7C，在栅极介电层204上形成导电层205。导电层205用于栅电极。导电层205可包括过渡金属、半导体材料、含有过渡金属的化合物以及过渡金属氧化物。特定地，选自由以下各物质组成的组中的一种可用作过渡金属：Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、La、Hf、Ta、W、Fe、Os、Ir、Pt、Au和Hg。将具有晶体结构的半导体材料用作半导体材料。特定地，选自由以下各物质组成的组中的一种：Si、Ge、Sn、Se、Te、B、包括金刚石的C、P、B-C、B-P(BP6)、B-Si、Si-C、Si-Ge、Si-Sn、Ge-Sn、SiC、BN/BP/BAs、AlN/AlP/AlAs/AlSb、GaN/GaP/GaAs/GaSb、InN/InP/InAs/InSb、BN/BP/BAs、AlN/AlP/AlAs/AlSb、GaN/GaP/GaAs/GaSb、InN/InP/InAs/InSb、ZnO/ZnS/ZnSe/ZnTe、CdS/CdSe/CdTe、HgS/HgSe/HgTe、BeS/BeSe/BeTe/MgS/MgSe、GeS、GeSe、GeTe、SnS、SnSe、SnTe、PbO、PbS、PbSe、PbTe、CuF、CuCl、CuBr、CuI、AgF、AgCl、AgBr、AgI、BeSiN2、CaCN2、ZnGeP2、CdSnAs2、ZnSnSb2、CuGeP3、CuSi2P3、(Cu，Ag)(Al，Ga，In，Ti，Fe)(S，Se，Te)2、Si3N4、Ge3N4、Al2O3、(Al，Ga，In)2(S，Se，Te)3、Al2CO及其组合。
[0052] 含有过渡金属的化合物可包括诸如LaNi5、MnNi3及Mg2Ni的含Ni的化合物、诸如TiMn2、TiV2、TiFe、TiCo、TiVCr及TiVMn的含Ti的化合物、诸如LiAl的含Li的化合物。换言之，可通过使用选自含有过渡金属的化合物(包括与其它材料结合的过渡金属)或具有稳定形式的过渡金属中的一种来形成导电层205。就过渡金属氧化物而言，诸如VO2、V2O3及V2O5的钒氧化物。
[0053] 参看图7D，通过蚀刻导电层205而形成具有本体部分208及多个突出部分209的栅电极205A(如图2中所示)。在此，通过使用干蚀刻工艺、湿蚀刻工艺或两者来实施蚀刻工艺。
[0054] 尽管在导电层205的蚀刻期间如图7C中所示也蚀刻导电层205下的栅极介电层204，但导电层205下的栅极介电层204可不被蚀刻而保留。
[0055] 参看图7E，在由栅电极205A的一侧所暴露的衬底200的一部分中形成结区206。结区206可包括作为轻掺杂杂质区域的轻掺杂漏极(LDD)区域。即，结区206可包括高掺杂杂质区域及轻掺杂杂质区域。举例而言，轻掺杂杂质的区域形成在衬底200中，高掺杂杂质的区域形成在轻掺杂杂质区域中。
[0056] 参看图7F，通过实施离子注入工艺在衬底200中形成拾取区域207。拾取区域207形成为与结区206接触。
[0057] 尽管未展示，但形成分别接触栅电极205A、结区206及拾取区域207的接触塞以及与接触塞接触的金属互连层。
[0058] 尽管已用特定实施方案对本发明进行了描述，但本领域技术人员将容易了解，在不脱离以下权利要求中所界定的本发明精神及范畴的情况下，可进行各种改变及修改。
[0059] 根据包括上述结构的本发明，可实现下文将描述的效应。
[0060] 第一，根据本发明，可通过在形成包括本体部分及多个突出部分的栅电极和击穿与所述多个突出部分中的一个相重迭的介电层时终止写入操作而改良写入操作特性。
[0061] 第二，根据本发明，可通过在写入操作期间经补偿电容器提供补偿电压(其是写入电压的下降电压)而实现稳定的写入操作。在此，因为根据与栅电极重迭的部分，将栅极介电层形成为具有不同厚度，因此可通过形成用作栅电极与衬底之间的熔丝的电容器及补偿电容器而提供补偿电压。
