半导体器件及其制造方法

摘要

在p型MOS晶体管(10)中，通过规定的湿法蚀刻除去栅电极(13)的一部份，使栅电极(13)的上部形成为比侧壁绝缘膜(14)的上部低的结构。通过该结构，即使形成有本来会带来p型MOS晶体管的特性恶化的拉抻应力(TESL)膜，从该TESL膜(16)向栅电极(13)和侧壁绝缘膜(14)施加的应力也会如图中虚线箭头所示那样被分散，其结果，在沟道区域施加压缩应力(compressive stress：压缩应力)，导入压缩变形。这样，在p型MOS晶体管(10)中，即使形成了TESL膜(16)，实际上也能够对沟道区域赋予用于提高p型MOS晶体管(10)的特性的变形，实现提高该p型MOS晶体管(10)的特性。

权利要求

1.一种半导体器件，在半导体区域具有p沟道型晶体管，该半导体器件的特征在于，上述p沟道型晶体管包括：第一栅电极，其形成在上述半导体区域的上方，

第一侧壁绝缘膜，其形成在上述第一栅电极的两侧面，一对p型杂质扩散区域，形成在上述第一栅电极的两侧，拉抻应力绝缘膜，其至少覆盖上述第一栅电极和上述第一侧壁绝缘膜；

上述第一栅电极的上部比上述第一侧壁绝缘膜的上部低。

2.如权利要求1所述的半导体器件，其特征在于，上述第一侧壁绝缘膜形成为具有第一内侧侧壁绝缘膜和第一外侧侧壁绝缘膜的结构，其中，上述第一内侧侧壁绝缘膜形成在内侧，上述第一外侧侧壁绝缘膜形成在外侧，并且至少覆盖上述第一内侧侧壁绝缘膜的一部分，上述第一栅电极的上部比上述第一外侧侧壁绝缘膜的上部低，并且上述第一内侧侧壁绝缘膜的上部比上述第一栅电极的上部低。

3.如权利要求1所述的半导体器件，其特征在于，在上述半导体区域具有上述p沟道型晶体管，并且具有n沟道型晶体管，在上述半导体区域上，以共同覆盖上述p沟道型晶体管和上述n沟道型晶体管的方式形成有上述拉抻应力绝缘膜。

4.一种半导体器件，在半导体区域具有n沟道型晶体管，该半导体器件的特征在于，上述n沟道型晶体管包括：第二栅电极，其形成在上述半导体区域的上方，

第二侧壁绝缘膜，其形成在上述第二栅电极的两侧面，一对n型杂质扩散区域，形成在上述第二栅电极的两侧，压缩应力绝缘膜，其至少覆盖上述第二栅电极和上述第二侧壁绝缘膜；

上述第二栅电极的上部比上述第二侧壁绝缘膜的上部低。

5.如权利要求4所述的半导体器件，其特征在于，上述第二侧壁绝缘膜形成为具有第二内侧侧壁绝缘膜和第二外侧侧壁绝缘膜的结构，其中，上述第二内侧侧壁绝缘膜形成在内侧，上述第二外侧侧壁绝缘膜形成在外侧，并且至少覆盖上述第二内侧侧壁绝缘膜的一部分，上述第二栅电极的上部比上述第二外侧侧壁绝缘膜的上部低，并且上述第二内侧侧壁绝缘膜的上部比上述第二栅电极的上部低。

6.如权利要求4所述的半导体器件，其特征在于，在上述半导体区域具有上述n沟道型晶体管，并且具有p沟道型晶体管，在上述半导体区域上，以共同覆盖上述n沟道型晶体管和上述p沟道型晶体管的方式形成有上述压缩应力绝缘膜。

7.一种半导体器件的制造方法，该半导体器件在半导体区域具有p沟道型晶体管，该半导体器件的制造方法的特征在于，包括：

在上述半导体区域的上方形成第一栅电极的工序，

在上述第一栅电极的两侧面形成第一侧壁绝缘膜的工序，在上述第一栅电极的两侧形成一对p型杂质扩散区域的工序，以至少覆盖上述第一栅电极和上述第一侧壁绝缘膜的方式形成拉抻应力绝缘膜的工序；

使上述第一栅电极的上部形成为比上述第一侧壁绝缘膜的上部低的结构。

8.如权利要求7所述的半导体器件的制造方法，其特征在于，在形成上述第一侧壁绝缘膜的工序中，使上述第一侧壁绝缘膜形成为具有第一内侧侧壁绝缘膜和第一外侧侧壁绝缘膜的结构，其中，上述第一内侧侧壁绝缘膜形成在内侧，上述第一外侧侧壁绝缘膜形成在外侧，并且至少覆盖上述第一内侧侧壁绝缘膜的一部分，然后还包括如下工序，即，除去上述第一栅电极的一部分，使得上述第一栅电极的上部比上述第一外侧侧壁绝缘膜的上部低，并且除去上述第一内侧侧壁绝缘膜的一部分，使得上述第一内侧侧壁绝缘膜的上部比上述第一栅电极的上部低。

9.如权利要求8所述的半导体器件的制造方法，其特征在于，在除去上述第一栅电极的上部和上述第一内侧侧壁绝缘膜的一部分的工序中，通过第一湿法蚀刻有选择地除去上述第一栅电极的一部分，并且通过第二湿法蚀刻有选择地除去上述第一内侧侧壁绝缘膜的一部分。

10.如权利要求7所述的半导体器件的制造方法，其特征在于，在上述半导体区域具有上述p沟道型晶体管，并且具有n沟道型晶体管时，在上述半导体区域上，以共同覆盖上述p沟道型晶体管和上述n沟道型晶体管的方式形成有上述拉抻应力绝缘膜。

11.一种半导体器件的制造方法，该半导体器件在半导体区域具有n沟道型晶体管，该半导体器件的制造方法的特征在于，包括：

在上述半导体区域的上方形成第二栅电极的工序，

在上述第二栅电极的两侧面形成第二侧壁绝缘膜的工序，在上述第二栅电极的两侧形成一对n型杂质扩散区域的工序，以至少覆盖上述第二栅电极和上述第二侧壁绝缘膜的方式形成压缩应力绝缘膜的工序；

使上述第二栅电极的上部形成为比上述第二侧壁绝缘膜的上部低的结构。

12.如权利要求11所述的半导体器件的制造方法，其特征在于，在形成上述第二侧壁绝缘膜的工序中，使上述第二侧壁绝缘膜形成为具有第二内侧侧壁绝缘膜和第二外侧侧壁绝缘膜的结构，其中，上述第二内侧侧壁绝缘膜形成在内侧，上述第二外侧侧壁绝缘膜形成在外侧，并且至少覆盖上述第二内侧侧壁绝缘膜的一部分，然后还包括如下工序，即，除去上述第二栅电极的一部分，使得上述第二栅电极的上部比上述第二外侧侧壁绝缘膜的上部低，并且除去上述第二内侧侧壁绝缘膜的一部分，使得上述第二内侧侧壁绝缘膜的上部比上述第二栅电极的上部低。

13.如权利要求11所述的半导体器件的制造方法，其特征在于，在除去上述第二栅电极的上部和上述第二内侧侧壁绝缘膜的一部分的工序中，通过第一湿法蚀刻有选择地除去上述第二栅电极的一部分，并且通过第二湿法蚀刻有选择地除去上述第二内侧侧壁绝缘膜的一部分。

14.如权利要求11所述的半导体器件的制造方法，其特征在于，在上述半导体区域具有上述n沟道型晶体管并且具有p沟道型晶体管时，在上述半导体区域上，以共同覆盖上述n沟道型晶体管和上述p沟道型晶体管的方式形成有上述压缩应力绝缘膜。

说明书

半导体器件及其制造方法

技术领域

[0001] 本发明涉及对晶体管的沟道施加规定的变形(歪み)从而增加驱动电流，实现高速且低消耗电力的动作的半导体器件及其制造方法。

背景技术

[0002] 近年来，对半导体器件要求更细微化、高集成化，根据定标法则(scalingrule)的MOS晶体管的细微化处理已经近于最小界限。如果这样进行细微化，单纯栅长度的定标已经无法提高MOS器件特性，无法进一步提高电路特性，相反会带来急剧恶化。但是，在考虑到芯片尺寸的缩小等时，随着时代变更，器件尺寸越来越小是必不可少的。 [0003] 根据以上的背景，作为在栅长度的定标时进一步提高晶体管特性的技术，开始导入了所谓技术推进器(technology booster)。其中，虽然最有希望的技术正在开发中，但可以举出变形硅技术。这是通过对MOS晶体管的沟道区域施加变形，从而提高载流子(carrier)的移动度，提高晶体管特性。向沟道区域导入变形的方法，正在开发在源极/漏极区域填埋硅以及栅格常数(grating constant)不同的物质的方法，以及如专利文献1那样调节栅绝缘膜的形成条件从而控制变形的方法等。现在，变形硅技术作为低成本的特性改善技术是必不可少的，为了进一步改善CMOS晶体管的特性，提高变形硅技术尤为重要。 [0004] 然而，在前者的方法中，需要对每个n型和p型MOS晶体管以不同的物质和条件进行离子注入，在后者的方法中，需要改变改变膜材料或层叠数来形成每个n沟道和p沟道MOS晶体管(以下称为n型和p型MOS晶体管)。即，这些情况下，存在工序数增加、因复杂而增加耗费工时的工序的问题。进一步，即使这样增加工序数来控制变形，也很难有效地导入适合n型和p型MOS晶体管的变形。

[0005] 因此，正在热衷研究这样的技术，作为覆盖栅电极的接触蚀刻阻挡膜(在层间绝缘膜上，向源极/漏极区域形成接触孔时发挥蚀刻阻挡膜的功能的绝缘 膜)形成绝缘膜，该绝缘膜具有对沟道区域施加拉抻应力(tensile stress：拉抻应力)或压缩应力(compressive stress：压缩应力)的性质。

[0006] 图33A、图33B是表示向沟道区域施加希望的压力(stress)的情况的概略剖视图。此外，在图33A、图33B中，为了方便图示，省略了源极/漏极区域。

[0007] 对于n型MOS晶体管，为了提高其特性，只要向沟道区域即半导体基板(半导体区域)的源极/漏极区域间的部位施加拉抻应力，导入拉抻变形即可。另一方面，相反对于p型MOS晶体管，为了提高其特性，需要向沟道区域施加压缩应力，导入压缩变形。 [0008] 在图33A中，例示了n型MOS晶体管。在该n型MOS晶体管100中，在硅半导体基板101上隔着栅绝缘膜102而刻画图案形成有栅电极103，并且形成只覆盖该栅电极103的两侧面的侧壁绝缘膜104。侧壁绝缘膜104按需要形成为图示那样的内侧侧壁绝缘膜104a和覆盖该内侧侧壁绝缘膜104a的外侧侧壁绝缘膜104b的双层结构。

[0009] 在栅电极103的两侧，形成有未图示的源极/漏极区域，该源极/漏极区域是导入规定的n型杂质而成的一对n型杂质扩散区域，在栅电极103的上表面和源极/漏极区域的上表面分别形成有用于降低电阻的硅化物层105。并且，以覆盖栅电极103和侧壁绝缘膜104的方式，在整个面上形成发挥接触及蚀刻阻挡膜的功能的拉抻应力膜106。该拉抻应力膜106是绝缘膜，具有自身收缩从而对外部施加拉抻应力的性质。

[0010] 如上述那样形成拉抻应力膜106，在图33A中箭头所示的方向上形成应力，在沟道区域施加拉抻应力，导入拉抻变形。

[0011] 另一方面，如图33B所示，对于p型MOS晶体管200，在硅半导体基板101上隔着栅绝缘膜202而刻画图案形成栅电极203，并形成有只覆盖该栅电极203的两侧面的侧壁绝缘膜204。侧壁绝缘膜204按需要如图示那样形成为内侧侧壁绝缘膜204a和覆盖该内侧侧壁绝缘膜204a的外侧侧壁绝缘膜204b的双层结构。

[0012] 在栅电极203的两侧形成未图示的源极/漏极区域，该源极/漏极区域是导入规定的p型杂质而成的一对p型杂质扩散区域，在栅电极203的上表面和源极/漏极区域的上表面分别形成用于降低电阻的硅化物层205。

[0013] 在p型MOS晶体管200中，为了提高特性，需要在图33B中的箭头所示方向上施加应力，在沟道区域施加压缩应力，导入压缩变形。

[0014] 专利文献1：JP特开2003-45996号公报。

发明内容

[0015] 如上述那样，在利用接触蚀刻阻挡膜对沟道区域导入变形的情况下，在n型MOS晶体管和p型MOS晶体管中，需要施加相反的压力。因此，在具有n型MOS晶体管和p型MOS晶体管的互补型的半导体器件即CMOS晶体管中，为了提高n型MOS晶体管和p型MOS晶体管各自的特性，需要分别形成接触蚀刻阻挡膜，即，在p型MOS晶体管侧形成拉抻应力膜，在n型MOS晶体管侧形成压缩应力膜。

[0016] 但是，在CMOS晶体管的制造工序中，分开制作上述那样性质不同的两种接触蚀刻阻挡膜会导致工序数的增加和工序的复杂化。因此，以往重视防止工序数增加和工序复杂化，在牺牲n型MOS晶体管和p型MOS晶体管中的一个的情况下制造CMOS晶体管。该情况下，例如作为接触及蚀刻阻挡膜，只要形成拉抻应力膜来一起覆盖n型MOS晶体管和p型MOS晶体管，就能够提高n型MOS晶体管的特性，相反，不得不承受p型MOS晶体管的特性发生恶化。

[0017] 本发明是鉴于上述问题而做出的发明，在本发明中，在一方面的导电型晶体管中，即使形成了蚀刻阻挡膜，实际上也能够对沟道区域赋予用于提高晶体管特性的变形，从而实现提高该一方面的导电型晶体管的特性，其中，上述蚀刻阻挡膜通常具有对沟道区域赋予提高另一方面的导电型晶体管特性的变形的性质，并且会对沟道区域赋予使该一方面的导电型的晶体管特性恶化的变形。本发明进一步的目的在于，在互补型的半导体器件中，为了防止工序数的增加和工序的复杂化，即使共同覆盖n沟道晶体管侧和p沟道晶体管侧而形成蚀刻阻挡膜，也能够共同提高两者的晶体管的特性，实现可靠性高的半导体器件，其中，上述蚀刻阻挡膜具有通常提高一方面的导电型的晶体管的特性并且使另一方面的导电型的晶体管特性恶化的性质。

[0018] 本发明提供一种半导体器件，在半导体区域具有p沟道型晶体管，上述p沟道型晶体管包括：第一栅电极，其形成在上述半导体区域的上方，第一侧壁绝缘膜，其形成在上述第一栅电极的两侧面，一对p型杂质扩散区域，形成在上述第一栅电极的两侧，拉抻应力绝缘膜，其至少覆盖上述第一栅电极和上述第一侧壁绝缘膜；上述第一栅电极的上部比上述第一侧壁绝缘膜的上部低。

[0019] 本发明的半导体器件的其它方式也提供一种半导体器件，在半导体区域具有n沟道型晶体管，上述n沟道型晶体管包括：第二栅电极，其形成在上述半导体区域的上方，第二侧壁绝缘膜，其形成在上述第二栅电极的两侧面，一对n型杂质扩散区域，形成在上述第二栅电极的两侧，压缩应力绝缘膜，其至少覆盖上述第二栅电极和上述第二侧壁绝缘膜；上述第二栅电极的上部比上述第二侧壁绝缘膜的上部低。

[0020] 本发明还提供一种半导体器件的制造方法，该半导体器件在半导体区域具有p沟道型晶体管，包括：在上述半导体区域的上方形成第一栅电极的工序，在上述第一栅电极的两侧面形成第一侧壁绝缘膜的工序，在上述第一栅电极的两侧形成一对p型杂质扩散区域的工序，以至少覆盖上述第一栅电极和上述第一侧壁绝缘膜的方式形成拉抻应力绝缘膜的工序；使上述第一栅电极的上部形成为比上述第一侧壁绝缘膜的上部低的结构。 [0021] 本发明的半导体器件的制造方法的其它方式也提供一种半导体器件的制造方法，该半导体器件在半导体区域具有n沟道型晶体管，包括：在上述半导体区域的上方形成第二栅电极的工序，在上述第二栅电极的两侧面形成第二侧壁绝缘膜的工序，在上述第二栅电极的两侧形成一对n型杂质扩散区域的工序，以至少覆盖上述第二栅电极和上述第二侧壁绝缘膜的方式形成压缩应力绝缘膜的工序；使上述第二栅电极的上部形成为比上述第二侧壁绝缘膜的上部低的结构。

[0022] 根据本发明，在一方面的导电型晶体管中，即使形成了蚀刻阻挡膜，实际上也能够对沟道区域赋予用于提高晶体管特性的变形，从而实现提高该一方面的导电型晶体管的特性，其中，上述蚀刻阻挡膜通常具有对沟道区域赋予提高另一方面的导电型晶体管特性的变形的性质，并且会对沟道区域赋予使该一方面的导电型的晶体管特性恶化的变形。根据本发明，进一步在互补型的半导体器件中，为了防止工序数的增加和工序的复杂化，即使共同覆盖n沟道晶体管侧和p沟道晶体管侧而形成蚀刻阻挡膜，也能够共同提高两者的晶体管的特性，实现可靠性高的半导体器件，其中，上述蚀刻阻挡膜具有 通常提高一方面的导电型的晶体管的特性并且使另一方面的导电型的晶体管特性恶化的性质。 附图说明

[0023] 图1是表示将本发明应用于p型MOS晶体管的状况的概略剖视图。 [0024] 图2是表示将本发明的其它方式应用于p型MOS晶体管的状况的概略剖视图。 [0025] 图3是表示将本发明的p型MOS晶体管应用于CMOS晶体管的状况的概略剖视图。 [0026] 图4是表示将本发明应用于n型MOS晶体管的状况的概略剖视图。 [0027] 图5是表示将本发明的其它方式应用于n型MOS晶体管的状况的概略剖视图。 [0028] 图6是表示将本发明的n型MOS晶体管应用于CMOS晶体管的状况的概略剖视图。 [0029] 图7A是按工序顺序表示第一实施方式的p型MOS晶体管的制造方法的概略剖视图。

[0030] 图7B是接着图7A，按工序顺序表示第一实施方式的p型MOS晶体管的制造方法的概略剖视图。

[0031] 图7C是接着图7B，按工序顺序表示第一实施方式的p型MOS晶体管的制造方法的概略剖视图。

[0032] 图8A是接着图7C，按工序顺序表示第一实施方式的p型MOS晶体管的制造方法的概略剖视图。

[0033] 图8B是接着图8A，按工序顺序表示第一实施方式的p型MOS晶体管的制造方法的概略剖视图。

[0034] 图8C是接着图8C，按工序顺序表示第一实施方式的p型MOS晶体管的制造方法的概略剖视图。

[0035] 图9A是按工序顺序表示第二实施方式的p型MOS晶体管的制造方法的概略剖视图。

[0036] 图9B是接着图9A，按工序顺序表示第二实施方式的p型MOS晶体管的制造方法的概略剖视图。

[0037] 图9C是接着图9B，按工序顺序表示第二实施方式的p型MOS晶体管的制造方法的概略剖视图。

[0038] 图10A是接着图9C，按工序顺序表示第二实施方式的p型MOS晶体管的制造方法的概略剖视图。

[0039] 图10B是接着图10A，按工序顺序表示第二实施方式的p型MOS晶体管的制造方法的概略剖视图。

[0040] 图10C是接着图10B，按工序顺序表示第二实施方式的p型MOS晶体管的制造方法的概略剖视图。

[0041] 图11A是按工序顺序表示第三实施方式的n型MOS晶体管的制造方法的概略剖视图。

[0042] 图11B是接着图11A，按工序顺序表示第三实施方式的n型MOS晶体管的制造方法的概略剖视图。

[0043] 图11C是接着图11B，按工序顺序表示第三实施方式的n型MOS晶体管的制造方法的概略剖视图。

[0044] 图12A是接着图11C，按工序顺序表示第三实施方式的n型MOS晶体管的制造方法的概略剖视图。

[0045] 图12B是接着图12A，按工序顺序表示第三实施方式的n型MOS晶体管的制造方法的概略剖视图。

[0046] 图12C是接着图12B，按工序顺序表示第三实施方式的n型MOS晶体管的制造方法的概略剖视图。

[0047] 图13A是按工序顺序表示第四实施方式的n型MOS晶体管的制造方法的概略剖视图。

[0048] 图13B是接着图13A，按工序顺序表示第四实施方式的n型MOS晶体管的制造方法的概略剖视图。

[0049] 图13C是接着图13B，按工序顺序表示第四实施方式的n型MOS晶体管的制造方法的概略剖视图。

[0050] 图14A是接着图13C，按工序顺序表示第四实施方式的n型MOS晶体管的制造方法的概略剖视图。

[0051] 图14B是接着图14A，按工序顺序表示第四实施方式的n型MOS晶体管的制造方法的概略剖视图。

[0052] 图14C是接着图14B，按工序顺序表示第四实施方式的n型MOS晶体管的制造方法的概略剖视图。

[0053] 图15是按工序顺序表示第五实施方式的CMOS晶体管的制造方法的概略剖视图。 [0054] 图16是接着图15，按工序顺序表示第五实施方式的CMOS晶体管的制造方法的概略剖视图。

[0055] 图17是接着图16，按工序顺序表示第五实施方式的CMOS晶体管的制造方法的概略剖视图。

[0056] 图18是接着图17，按工序顺序表示第五实施方式的CMOS晶体管的制造方法的概略剖视图。

[0057] 图19是接着图18，按工序顺序表示第五实施方式的CMOS晶体管的制造方法的概略剖视图。

[0058] 图20是接着图19，按工序顺序表示第五实施方式的CMOS晶体管的制造方法的概略剖视图。

[0059] 图21是接着图20，按工序顺序表示第五实施方式的CMOS晶体管的制造方法的概略剖视图。

[0060] 图22是接着图21，按工序顺序表示第五实施方式的CMOS晶体管的制造方法的概略剖视图。

[0061] 图23是接着图22，按工序顺序表示第五实施方式的CMOS晶体管的制造方法的概略剖视图。

[0062] 图24是按工序顺序表示第六实施方式的CMOS晶体管的制造方法的概略剖视图。 [0063] 图25是接着图24，按工序顺序表示第六实施方式的CMOS晶体管的制造方法的概略剖视图。

[0064] 图26是接着图25，按工序顺序表示第六实施方式的CMOS晶体管的制造方法的概略剖视图。

[0065] 图27是接着图26，按工序顺序表示第六实施方式的CMOS晶体管的制造方法的概略剖视图。

[0066] 图28是接着图27，按工序顺序表示第六实施方式的CMOS晶体管的制造方法的概略剖视图。

[0067] 图29是接着图28，按工序顺序表示第六实施方式的CMOS晶体管的制造方法的概略剖视图。

[0068] 图30是接着图29，按工序顺序表示第六实施方式的CMOS晶体管的制造方法的概略剖视图。

[0069] 图31是接着图30，按工序顺序表示第六实施方式的CMOS晶体管的制造方法的概略剖视图。

[0070] 图32是接着图31，按工序顺序表示第六实施方式的CMOS晶体管的制造方法的概略剖视图。

[0071] 图33A是表示在n型MOS晶体管的沟道区域施加希望的压力的状况的概略剖视图。

[0072] 图33B是表示在p型MOS晶体管的沟道区域施加希望的压力的状况的概略剖视图。

具体实施方式

[0073] 本发明的基本结构

[0074] 本发明者通过对栅电极和侧壁绝缘膜的形状进行研究，发现能够改变施加在沟道区域的应力的方向。因此，为了能够自由控制该应力的方向(朝向)而专心研究的结果，相当于本发明。

[0075] 在本发明中，对于栅电极和侧壁绝缘膜，使栅电极的上部形成得比侧壁绝缘膜的上部低。通过该结构，将施加在沟道区域的应力的方向改变为与该蚀刻阻挡膜的应力相反的方向。

[0076] (1)将本发明的主旨应用于p型MOS晶体管的情况

[0077] 图1是表示将本发明应用于p型MOS晶体管的状况的概略剖视图。此外，在图1中，为了方便图示，省略源极/漏极区域。

[0078] 在该p型MOS晶体管10中，在硅半导体基板11上，隔着栅绝缘膜12而刻画图案形成栅电极13，并且形成只覆盖栅电极13的两侧面的的侧壁绝缘膜14。侧壁绝缘膜14形成为内侧侧壁绝缘膜14a和覆盖该内侧侧壁绝缘膜14a的外侧侧壁绝缘膜14b的双层结构。 [0079] 在栅电极13的两侧，形成有未图示的源极/漏极区域，该源极/漏极区域是导入规定的p型杂质而成的一对p型杂质扩散区域，在栅电极13的上表面 和源极/漏极区域的上表面分别形成有用于降低电阻的硅化物层15。并且，以覆盖栅电极13和侧壁绝缘膜14的方式，在整个面上形成还发挥接触蚀刻阻挡膜的功能的拉抻应力(TESL)膜16。该TESL膜16是绝缘膜，具有通过自身收缩从而对外部施加拉抻应力(tensile stress：拉抻应力)的性质，通常在n型MOS晶体管中形成该TESL膜16，该TESL膜16是提高该n型MOS晶体管的特性的膜。

[0080] 在该p型MOS晶体管中，通过规定的湿法蚀刻除去栅电极13的一部份，使栅电极13的上部形成为比侧壁绝缘膜14的上部低的结构。通过该结构，即使形成有本来会带来p型MOS晶体管的特性恶化的TESL膜，从该TESL膜16向栅电极13和侧壁绝缘膜14施加的应力也会如图中虚线箭头所示那样被分散，其结果，在沟道区域施加压缩应力(compressive stress：压缩应力)，导入压缩变形。通过该结构，即使形成了TESL膜16，也能够实现提高p型MOS晶体管10的特性。

[0081] 这样，在p型MOS晶体管10中，即使形成了TESL膜16，实际上也能够对沟道区域赋予用于提高p型MOS晶体管10特性的变形，从而实现提高该p型MOS晶体管10的特性，其中，上述TESL膜16通常具有对沟道区域赋予提高n型MOS晶体管特性的变形的性质，并且会对沟道区域赋予使该p型MOS晶体管特性恶化的变形。

[0082] 图2是表示将本发明的其它方式应用于p型MOS晶体管的状况的概略剖视图。此外，在图2中，为了方便图示，省略源极/漏极区域。另外，对于与图1相同的结构标注相同的附图标记，省略详细说明

[0083] 在该p型MOS晶体管20中，对于图1的p型MOS晶体管10通过规定的湿法蚀刻除去内侧侧壁绝缘膜14a的一部份，使内侧侧壁绝缘膜14a的上部形成为比栅电极13的上部低的结构。这样，通过分别调节栅电极13和内侧侧壁绝缘膜14a的蚀刻量，适当调节栅电极13的高度和内侧侧壁绝缘膜14a的高度，从而能够调节施加在栅电极13和侧壁绝缘膜14上的应力的大小。由此，能够精细地(fine)调整施加在沟道区域的压缩应力的大小(和方向)，能够控制所导入的压缩变形的程度。

[0084] 这样，在p型MOS晶体管20中，即使形成了TESL膜16，实际上也能够对沟道区域赋予用于提高p型MOS晶体管20特性的变形，从而实现提高 该p型MOS晶体管20的特性，其中，上述TESL膜16通常具有对沟道区域赋予提高n型MOS晶体管特性的变形的性质，并且会对沟道区域赋予使该p型MOS晶体管特性恶化的变形。

[0085] 通过将上述p型MOS晶体管10、20应用于CMOS晶体管，能够在不增加工序数的状态下使n型MOS晶体管和p型MOS晶体管两者的特性共同提高。

[0086] 图3是表示将本发明的p型MOS晶体管应用于CMOS晶体管的状况的概略剖视图。此外，图3中，为了方便图示，省略源极/漏极区域。在此，例示了图2的p型MOS晶体管20作为p型MOS晶体管，但也可以应用图1的p型MOS晶体管10。

[0087] 在该CMOS晶体管中，在pMOS区域形成有图2的p型MOS晶体管20，在nMOS区域形成有通常的n型MOS晶体管30。通过元件分离结构17使p型MOS晶体管20与n型MOS晶体管30电性隔离。

[0088] 在n型MOS晶体管30中，与p型MOS晶体管20一起，在硅半导体基板11上隔着栅绝缘膜22而刻画图案形成有栅电极23，并且形成有只覆盖该栅电极23的两侧面的的侧壁绝缘膜24。侧壁绝缘膜24形成为内侧侧壁绝缘膜24a和覆盖该内侧侧壁绝缘膜24a的外侧侧壁绝缘膜24b的双层结构。在此，与p型MOS晶体管20不同的是，在刻画图案形成后不特别对栅电极23进行加工，该栅电极23的高度与侧壁绝缘膜24高度为相同程度。 [0089] 在栅电极23的两侧，形成有未图示的源极/漏极区域，该源极/漏极区域是导入规定的n型杂质而成的一对n型杂质扩散区域，在栅电极23的上表面和源极/漏极区域的上表面分别形成有用于降低电阻的硅化物层25。

[0090] 并且，以覆盖n型MOS区域和p型MOS区域这两者的方式，在整个面上形成TESL膜16。

[0091] 通过形成TESL膜16，在n型MOS晶体管30中，在图中箭头所示的方向上施加应力，特别在沟道区域施加拉抻应力，从而导入拉抻变形。

[0092] 与此相对，在p型MOS晶体管20中，如上述，因该栅电极13和侧壁绝缘膜14的形状和位置关系，施加与n型MOS晶体管30相反方向的应力，特别在沟道区域施加压缩应力，从而导入压缩变形。

[0093] 这样，在本发明中，为了防止工序数的增加和工序的复杂化，即使一起 覆盖n型MOS晶体管侧和p型MOS晶体管侧而形成了TESL膜16，也能够实现两者晶体管的特性的共同提高，实现可靠性高的CMOS晶体管，其中，上述TESL膜16通常具有提高n型MOS晶体管特性并且会使p型MOS晶体管特性恶化的性质。

[0094] (2)将本发明的主旨应用于n型MOS晶体管的情况

[0095] 图4是表示将本发明应用于n型MOS晶体管的状况的概略剖视图。此外，在图4中，为了方便图示，省略源极/漏极区域。

[0096] 在该n型MOS晶体管40中，在硅半导体基板11上，隔着栅绝缘膜32而刻画图案形成栅电极33，并且形成只覆盖该栅电极33的两侧面的的侧壁绝缘膜34。侧壁绝缘膜34形成为内侧侧壁绝缘膜34a和覆盖该内侧侧壁绝缘膜34a的外侧侧壁绝缘膜34b的双层结构。

[0097] 在栅电极33的两侧，形成有未图示的源极/漏极区域，该源极/漏极区域是导入规定的n型杂质而成的一对n型杂质扩散区域，在栅电极33的上表面和源极/漏极区域的上表面分别形成有用于降低电阻的硅化物层35。并且，以覆盖栅电极33和侧壁绝缘膜34的方式，在整个面上形成发挥接触蚀刻阻挡膜的功能的压缩应力(CESL)膜36。该CESL膜36是绝缘膜，具有通过自身膨胀从而对外部施加压缩应力(compressive stress：压缩应力)的性质，通常在p型MOS晶体管中形成该CESL膜36，该CESL膜36是提高该p型MOS晶体管的特性的膜。

[0098] 在该n型MOS晶体管中，通过规定的湿法蚀刻除去栅电极33的一部份，使栅电极33的上部形成为比侧壁绝缘膜34的上部低的结构。通过该结构，即使形成有本来会带来n型MOS晶体管的特性恶化的CESL膜，从该CESL膜36向栅电极33和侧壁绝缘膜34施加的应力也会如图中虚线箭头所示那样被分散，其结果，在沟道区域施加拉抻应力(tensile stress：拉抻应力)，导入拉抻变形。通过该结构，即使形成了CESL膜36，也能够实现提高n型MOS晶体管40的特性。

[0099] 这样，在n型MOS晶体管40中，即使形成了CESL膜36，实际上也能够对沟道区域赋予用于提高n型MOS晶体管40特性的变形，从而实现提高该n型MOS晶体管40的特性，其中，上述CESL膜36通常具有对沟道区域赋予提高p型MOS晶体管特性的变形的性质，并且会对沟道区域赋予使该n 型MOS晶体管特性恶化的变形。

[0100] 图5是表示将本发明的其它方式应用于n型MOS晶体管的状况的概略剖视图。此外，在图5中，为了方便图示，省略源极/漏极区域。另外，对于与图4相同的结构标注相同的附图标记，省略详细说明

[0101] 在该n型MOS晶体管50中，对于图4的n型MOS晶体管40通过规定的湿法蚀刻除去内侧侧壁绝缘膜34a的一部份，使内侧侧壁绝缘膜34a的上部形成为比栅电极33的上部低的结构。这样，通过适当调节内侧侧壁绝缘膜34a的高度，能够调节施加在栅电极33和侧壁绝缘膜34上的应力的大小。由此，能够精细地(fine)调整施加在沟道区域的拉抻应力的大小(和方向)，能够控制所导入的拉抻变形的程度。

[0102] 这样，在n型MOS晶体管50中，即使形成了CESL膜36，实际上也能够对沟道区域赋予用于提高n型MOS晶体管50特性的变形，从而实现提高该n型MOS晶体管50的特性，其中，该CESL膜36通常具有对沟道区域赋予提高p型MOS晶体管特性的变形的性质，并且会对沟道区域赋予使该n型MOS晶体管特性恶化的变形。

[0103] 通过将上述n型MOS晶体管40、50应用于CMOS晶体管，能够在不增加工序数的状态下使n型MOS晶体管和p型MOS晶体管两者的特性共同提高。

[0104] 图6是表示将本发明的n型MOS晶体管应用于CMOS晶体管的状况的概略剖视图。此外，图6中，为了方便图示，省略源极/漏极区域。在此，例示了图5的n型MOS晶体管50作为n型MOS晶体管，但也可以应用图4的n型MOS晶体管40。

[0105] 在该CMOS晶体管中，在nMOS区域形成有图5的n型MOS晶体管50，在pMOS区域形成有通常的p型MOS晶体管60。通过元件分离结构17使n型MOS晶体管50与p型MOS晶体管60电性隔离。

[0106] 在p型MOS晶体管60中，与n型MOS晶体管50一起，在硅半导体基板11上隔着栅绝缘膜42而刻画图案形成有栅电极43，并且形成有只覆盖该栅电极43的两侧面的的侧壁绝缘膜44。侧壁绝缘膜44形成为内侧侧壁绝缘膜44a和覆盖该内侧侧壁绝缘膜44a的外侧侧壁绝缘膜44b的双层结构。在此，与n型MOS晶体管50不同的是，在刻画图案形成后不特别对栅电极43 进行加工，该栅电极43的高度与侧壁绝缘膜44高度为相同程度。 [0107] 在栅电极43的两侧，形成有未图示的源极/漏极区域，该源极/漏极区域是导入规定的p型杂质而成的一对p型杂质扩散区域，在栅电极43的上表面和源极/漏极区域的上表面分别形成有用于降低电阻的硅化物层45。

[0108] 并且，以覆盖p型MOS区域和n型MOS区域这两者的方式，在整个面上形成CESL膜36。

[0109] 通过形成CESL膜36，在p型MOS晶体管60中，在图中箭头所示的方向上施加应力，特别在沟道区域施加压缩应力，从而导入压缩变形。

[0110] 与此相对，在n型MOS晶体管50中，如上述，因该栅电极33和侧壁绝缘膜34的形状和位置关系，施加与p型MOS晶体管60相反方向的应力，特别在沟道区域施加拉抻应力，从而导入拉抻变形。

[0111] 这样，在本发明中，为了防止工序数的增加和工序的复杂化，即使一起覆盖n型MOS晶体管侧和p型MOS晶体管侧而形成了CESL膜36，也能够实现两者晶体管的特性共同提高，实现可靠性高的CMOS晶体管，其中，上述CESL膜36通常具有提高p型MOS晶体管特性并且会使n型MOS晶体管特性恶化的性质。

[0112] 应用本发明的各优选实施方式

[0113] 以下，参照附图来详细说明应用本发明的各优选实施方式。

[0114] (第一实施方式)

[0115] 在本实施方式中，说明图1的p型MOS晶体管10的制造方法。

[0116] 图7A～图7C以及图8A～图8C是按工序顺序表示第一实施方式的p型MOS晶体管的制造方法的概略剖视图。

[0117] 首先，如图7A所示，在硅半导体基板11上隔着栅绝缘膜12而刻画图案形成栅电极13后，依次形成袋区域(pocket area)18和扩展区域(extensionarea)19。 [0118] 详细来说，首先，在硅半导体基板11上通过CVD法、热氧化法和热氮化法等形成例如膜厚为1.5nm左右的SiON膜(未图示)。

[0119] 接着，通过CVD法等，在整个面上堆积例如膜厚为70nm左右的多晶硅膜(未图示)。

[0120] 然后，对多晶硅膜和SiON膜进行图案刻画，使其成为电极形状，从而 在硅半导体基板11上隔着栅绝缘膜12而刻画图案形成栅电极13。

[0121] 接着，为了抑制穿透(punch through)，将栅电极13作为掩模，在加速能量为13 2
30keV、剂量为1×10 /cm 的条件下向硅半导体基板11的表层进行离子注入，来注入n型杂质，在此注入砷(As)。由此，在栅电极13的两侧的硅半导体基板11的表层形成一对袋区域18。

[0122] 接着，将栅电极13作为掩模，在加速能量为1keV、剂量为1×1014/cm2的条件下向硅半导体基板11的表层进行离子注入，来注入p型杂质，在此注入硼(B)。由此，在栅电极13的两侧的硅半导体基板11的表层形成与袋区域18重叠的一对扩展区域19。 [0123] 接着，如图7B所示，在栅电极13的两侧面形成侧壁绝缘膜14。 [0124] 详细来说，首先，以覆盖栅电极13的方式形成绝缘膜，在此，通过CVD法堆积氧化硅膜。然后，通过RIE对整个面进行蚀刻(全面异向性蚀刻)，从而在栅电极13的两侧面残留氧化硅膜，形成内侧侧壁绝缘膜14a。

[0125] 接着，以覆盖栅电极13和内侧侧壁绝缘膜14a的方式，形成与内侧侧壁绝缘膜14a的材质不同的材质的绝缘膜，在此通过CVD法堆积氮化硅膜。然后，通过RIE对整个面进行蚀刻，残留覆盖内侧侧壁绝缘膜14a的氮化硅膜，形成外侧侧壁绝缘膜14b。此时，形成了包含内侧侧壁绝缘膜14a和外侧侧壁绝缘膜14b的侧壁绝缘膜14。

[0126] 此外，在没有特别需要的情况下，也可以将侧壁绝缘膜14形成为单层结构。 [0127] 接着，如图7C所示，只除去栅电极13的一部分。

[0128] 详细来说，例如利用TMAH进行湿法蚀刻，相对于侧壁绝缘膜14有选择地只蚀刻栅电极13。由此，使栅电极13降低规定量，使得栅电极13的上部比侧壁绝缘膜14的上部低。

[0129] 接着，如图8A所示，随着向栅电极13内导入p型杂质，形成源极/漏极区域21。 [0130] 详细来说，将栅电极13和侧壁绝缘膜14作为掩模，在加速能量为5keV、剂量为15 2
1×10 /cm 的条件下向硅半导体基板11的表层进行离子注入，来注入p型杂质，在此注入硼(B)。由此，随着向栅电极13内导入B，在栅电极13的两侧的硅半导体基板11的表层形成一对源极/漏极区域21，上述一对源 极/漏极区域21与袋区域18及一对扩展区域19的一部分重叠，并且比扩展区域19深。

[0131] 然后，在1000℃下实施1秒钟左右的退火处理，使导入的各种杂质活性化。 [0132] 接着，如图8B所 示，形成 硅化 物层15来 作为 自对 准硅化 物结 构(Salicidestructure)。

[0133] 详细来说，通过溅射法等，将硅和硅化所得的金属(未图示)、例如Ni、Co、Ti等，堆积在包括栅电极13上和源极/漏极区域21上的整个面上。然后，通过实施热处理，使所堆积的金属与栅电极13上和源极/漏极区域21上的硅发生反应。然后，通过湿法蚀刻除去未反应的金属。由此，在栅电极13上和源极/漏极区域21上分别形成硅化物层15，作为自对准硅化物结构。

[0134] 接着，如图8C所示，以覆盖栅电极13、侧壁绝缘膜14和源极/漏极区域21的方式，在整个面上形成TESL膜16。

[0135] 详细来说，首先，利用SiN成膜气体(例如NH3和SiH4等)，通过等离子CVD法在硅半导体基板11的整个面上堆积例如膜厚为40nm左右的SiN膜(未图示)。然后，从通过UV固化(cure)而成膜的SiN膜内脱出氢(H)。由此，形成了TESL膜16，该TESL膜16是具有通过自身收缩从而对外部施加拉抻应力(tensile stress：拉抻应力)的性质的SiN膜。 [0136] 然后，经过形成层间绝缘膜的工序、将TESL膜16作为蚀刻阻挡膜而形成接触孔的工序、形成布线的工序等的各个工序，完成p型MOS晶体管10。

[0137] 在本实施方式中，在p型MOS晶体管10中，虽然形成了TESL膜16，但实际上也能够对沟道区域赋予用于提高p型MOS晶体管10特性的变形，其中，上述TESL膜16通常具有对沟道区域赋予提高n型MOS晶体管特性的变形的性质，并且会对沟道区域赋予使该p型MOS晶体管特性恶化的变形。由此，实现提高该p型MOS晶体管10的特性。 [0138] (第二实施方式)

[0139] 在本实施方式中，说明图2的p型MOS晶体管20的制造方法。

[0140] 图9A～图9C以及图10A～图10C是按工序顺序表示第二实施方式的p型MOS晶体管的制造方法的概略剖视图。

[0141] 首先，作为图9A、图9B，经过与第一实施方式的图7A、图7B相同的 工序。此外，在本实施方式中，必须将侧壁绝缘膜14形成为内侧侧壁绝缘膜14a和外侧侧壁绝缘膜14b的双层结构。

[0142] 接着，如图9C所示，除去栅电极13的一部分，并且除去内侧侧壁绝缘膜14a的一部分。

[0143] 详细来说，首先，例如利用TMAH进行湿法蚀刻，相对于侧壁绝缘膜14有选择地只蚀刻栅电极13。由此，使栅电极13降低规定量，使得栅电极13的上部比侧壁绝缘膜14的上部低。

[0144] 接着，例如利用TMAH进行湿法蚀刻，相对于栅电极13和外侧侧壁绝缘膜14b有选择地只蚀刻内侧侧壁绝缘膜14a。由此，使内侧侧壁绝缘膜14a降低规定量，使得内侧侧壁绝缘膜14a的上部比栅电极13的上部低。

[0145] 接着，作为图10A～图10C，经过与第一实施方式的图8A～图8C相同的工序。 [0146] 然后，经过形成层间绝缘膜的工序、将TESL膜16作为蚀刻阻挡膜而形成接触孔的工序、形成布线的工序等的各个工序，完成p型MOS晶体管20。

[0147] 在本实施方式中，在p型MOS晶体管20中，虽然形成了TESL膜16，但实际上也能够对沟道区域赋予用于提高p型MOS晶体管20特性的变形，其中，上述TESL膜16通常具有对沟道区域赋予提高n型MOS晶体管特性的变形的性质，并且会对沟道区域赋予使该p型MOS晶体管特性恶化的变形。在此，通过分别控制栅电极13和内侧侧壁绝缘膜14a的蚀刻量，能够精细地(fine)控制施加在沟道区域的压缩应力。由此，实现提高该p型MOS晶体管20的特性。

[0148] (第三实施方式)

[0149] 在本实施方式中，说明图4的n型MOS晶体管40的制造方法。

[0150] 图11A～图11C以及图12A～图12C是按工序顺序表示第三实施方式的n型MOS晶体管的制造方法的概略剖视图。

[0151] 首先，如图11A所示，在硅半导体基板11上隔着栅绝缘膜12而刻画图案形成栅电极33后，依次形成袋区域38和扩展区域39。

[0152] 详细来说，首先，在硅半导体基板11上通过CVD法、热氧化法和热氮化法等形成例如膜厚为1.5nm左右的SiON膜(未图示)。

[0153] 接着，通过CVD法等，在整个面上堆积例如膜厚为70nm左右的多晶硅 膜(未图示)。

[0154] 然后，对多晶硅膜和SiON膜进行图案刻画，使其成为电极形状，从而在硅半导体基板11上隔着栅绝缘膜32而刻画图案形成栅电极33。

[0155] 接着，为了抑制穿透，将栅电极33作为掩模，在加速能量为10keV、剂量为1×1013/2
cm 的条件下向硅半导体基板11的表层进行离子注入，来注入p型杂质，在此注入硼(B)。
由此，在栅电极33的两侧的硅半导体基板11的表层形成一对袋区域38。 [0156] 接着，将栅电极33作为掩模，在加速能量为5keV、剂量为1×1014/cm2的条件下向硅半导体基板11的表层进行离子注入，来注入n型杂质，在此注入砷(As)。由此，在栅电极
33的两侧的硅半导体基板11的表层形成与袋区域38重叠的一对扩展区域39。 [0157] 接着，如图11B所示，在栅电极33的两侧面形成侧壁绝缘膜34。 [0158] 详细来说，首先，以覆盖栅电极33的方式形成绝缘膜，在此，通过CVD法堆积氧化硅膜。然后，通过RIE对整个面进行蚀刻(全面异向性蚀刻)，从而在栅电极33的两侧面残留氧化硅膜，形成内侧侧壁绝缘膜34a。

[0159] 接着，以覆盖栅电极33和内侧侧壁绝缘膜34a的方式，形成与内侧侧壁绝缘膜34a的材质不同的材质的绝缘膜，在此通过CVD法堆积氮化硅膜。然后，通过RIE对整个面进行蚀刻，残留覆盖内侧侧壁绝缘膜34a的氮化硅膜，形成外侧侧壁绝缘膜34b。此时，形成了包含内侧侧壁绝缘膜34a和外侧侧壁绝缘膜34b的侧壁绝缘膜34。

[0160] 此外，在没有特别需要的情况下，也可以将侧壁绝缘膜34形成为单层结构。 [0161] 接着，如图11C所示，只除去栅电极33的一部分。

[0162] 详细来说，例如利用TMAH进行湿法蚀刻，相对于侧壁绝缘膜34有选择地只蚀刻栅电极33。由此，使栅电极33降低规定量，使得栅电极33的上部比侧壁绝缘膜34的上部低。

[0163] 接着，如图12A所示，随着向栅电极33内导入n型杂质，形成源极/漏极区域31。 [0164] 详细来说，将栅电极33和侧壁绝缘膜34作为掩模，在加速能量为30keV、剂量为15 2
1×10 /cm 的条件下向硅半导体基板11的表层进行离子注入，来注入 n型杂质，在此注入砷(As)。由此，随着向栅电极33内导入As，在栅电极33的两侧的硅半导体基板11的表层形成一对源极/漏极区域31，上述一对源极/漏极区域31与袋区域38及一对扩展区域39的一部分重叠，并且比扩展区域39深。

[0165] 然后，在1000℃下实施1秒钟左右的退火处理，使导入的各种杂质活性化。 [0166] 接着，如图12B所示，形成硅化物层35来作为自对准硅化物结构。 [0167] 详细来说，通过溅射法等，将硅和硅化所得的金属(未图示)、例如Ni、Co、Ti等，堆积在包括栅电极33上和源极/漏极区域31上的整个面上。然后，通过实施热处理，使所堆积的金属与栅电极33上和源极/漏极区域31上的硅发生反应。然后，通过湿法蚀刻除去未反应的金属。由此，分别在栅电极33上和源极/漏极区域31上形成硅化物层35，作为自对准硅化物结构。

[0168] 接着，如图12C所示，以覆盖栅电极33、侧壁绝缘膜34和源极/漏极区域31的方式，在整个面上形成TESL膜36。

[0169] 详细来说，首先，利用例如在SiN成膜气体(例如NH3和SiH4等)中混入碳(C)而成的成膜气体，通过等离子CVD法在硅半导体基板11的整个面上堆积例如膜厚为40nm左右的SiN膜(未图示)。然后，在该SiN膜(未图示)中混入C。由此，形成了CESL膜36，该TESL膜36是具有通过自身膨胀从而对外部施加压缩应力(compressive stress：压缩应力)的性质的SiN膜。

[0170] 然后，经过形成层间绝缘膜的工序、将CESL膜36作为蚀刻阻挡膜而形成接触孔的工序、形成布线的工序等的各个工序，完成n型MOS晶体管40。

[0171] 在本实施方式中，在n型MOS晶体管40中，虽然形成了CESL膜36，但实际上也能够对沟道区域赋予用于提高n型MOS晶体管40特性的变形，其中，上述CESL膜36通常具有对沟道区域赋予提高p型MOS晶体管特性的变形的性质，并且会对沟道区域赋予使该n型MOS晶体管特性恶化的变形。由此，实现提高该p型MOS晶体管40的特性。 [0172] (第四实施方式)

[0173] 在本实施方式中，说明图5的n型MOS晶体管50的制造方法。

[0174] 图13A～图13C以及图14A～图14C是按工序顺序表示第四实施方式的 n型MOS晶体管的制造方法的概略剖视图。

[0175] 首先，作为图13A、图13B，经过与第三实施方式的图11A、图11B相同的工序。此外，在本实施方式中，必须将侧壁绝缘膜34形成为内侧侧壁绝缘膜34a和外侧侧壁绝缘膜34b的双层结构。

[0176] 接着，如图13C所示，除去栅电极33的一部分，并且除去内侧侧壁绝缘膜34a的一部分。

[0177] 详细来说，首先，例如利用TMAH进行湿法蚀刻，相对于侧壁绝缘膜34有选择地只蚀刻栅电极33。由此，使栅电极33降低规定量，使得栅电极33的上部比侧壁绝缘膜34的上部低。

[0178] 接着，例如利用TMAH和氟酸进行湿法蚀刻，相对于栅电极33和外侧侧壁绝缘膜34b有选择地只蚀刻内侧侧壁绝缘膜34a。由此，使内侧侧壁绝缘膜34a降低规定量，使得内侧侧壁绝缘膜34a的上部比栅电极33的上部低。

[0179] 接着，作为图14A～图14C，经过与第三实施方式的图12A～图12C相同的工序。 [0180] 然后，经过形成层间绝缘膜的工序、将CESL膜36作为蚀刻阻挡膜而形成接触孔的工序、形成布线的工序等的各个工序，完成n型MOS晶体管50。

[0181] 在本实施方式中，在n型MOS晶体管50中，虽然形成了CESL膜36，但实际上也能够对沟道区域赋予用于提高n型MOS晶体管50特性的变形，其中，上述CESL膜36通常具有对沟道区域赋予提高p型MOS晶体管特性的变形的性质，并且会对沟道区域赋予使该n型MOS晶体管特性恶化的变形。在此，通过分别控制栅电极33和内侧侧壁绝缘膜34a的蚀刻量，能够精细地(fine)控制施加在沟道区域的拉抻应力。由此，实现提高该n型MOS晶体管50的特性。

[0182] (第五实施方式)

[0183] 本实施方式中，说明图3的CMOS晶体管的制造方法。

[0184] 图15～图20是按工序顺序表示第五实施方式的CMOS晶体管的制造方法的概略剖视图。

[0185] 首先，如15所示，在硅半导体基板11上，在由元件分离结构17划分出的n型MOS区域和p型MOS区域中，隔着栅绝缘膜22、12而刻画图案形成栅电极23、13。 [0186] 详细来说，首先，在硅半导体基板11的元件分离区域形成元件分离结构17。在此，例如通过STI(Shallow Trench Isolation：浅沟道隔离)法，在元件分离区域形成沟槽，用绝缘物填埋该沟槽而使其平坦，从而形成元件分离结构17。由此，在硅半导体基板11上划分出n型MOS区域和p型MOS区域。

[0187] 接着，通过CVD法、热氧化法和热氮化法等，在硅半导体基板11上的n型MOS区域和p型MOS区域形成例如膜厚为1.5nm左右的SiON膜(未图示)。

[0188] 接着，通过CVD法等，在包括n型MOS区域和p型MOS区域的整个面上，堆积例如膜厚为70nm左右的多晶硅膜(未图示)。

[0189] 然后，在n型MOS区域和p型MOS区域，同时对多晶硅膜和SiON膜进行图案刻画，使其成为电极形状。由此，在n型MOS区域，在硅半导体基板11上隔着栅绝缘膜22而刻画图案形成栅电极23。另一方面，在p型MOS区域，在硅半导体基板11上隔着栅绝缘膜12而刻画图案形成栅电极13。

[0190] 接着，如图16所示，在n型MOS区域按顺序形成袋区域26和扩展区域27。 [0191] 详细来说，首先，通过平版印刷术(lithography)形成抗蚀掩模29a，该抗蚀掩模29a覆盖p型MOS区域并且使n型MOS区域露出。

[0192] 接着，针对从抗蚀掩模29a中露出的n型MOS区域，为了抑制穿透，将栅电极23作13 2
为掩模，在加速能量为10keV、剂量为1×10 /cm 的条件下向硅半导体基板11的表层进行离子注入，来注入p型杂质，在此注入硼(B)。由此，在栅电极33的两侧的硅半导体基板11的表层形成一对袋区域26。

[0193] 接着，将栅电极23作为掩模，在加速能量为5keV、剂量为1×1014/cm2的条件下向硅半导体基板11的表层进行离子注入，来注入n型杂质，在此注入砷(As)。由此，在栅电极23的两侧的硅半导体基板11的表层形成与袋区域26重叠的一对扩展区域27。 [0194] 接着，如图17所示，在p型MOS区域按顺序形成袋区域18和扩展区域19。 [0195] 详细来说，首先，在通过灰化处理等除去抗蚀掩模29a之后，通过平版 印刷术形成抗蚀掩模29b，该抗蚀掩模29b覆盖n型MOS区域并且使p型MOS区域露出。 [0196] 接着，针对从抗蚀掩模29b中露出的p型MOS区域，为了抑制穿透，将栅电极13作
13 2
为掩模，在加速能量为30keV、剂量为1×10 /cm 的条件下向硅半导体基板11的表层进行离子注入，来注入n型杂质，在此注入砷(As)。由此，在栅电极13的两侧的硅半导体基板
11的表层形成一对袋区域18。

[0197] 接着，将栅电极13作为掩模，在加速能量为1keV、剂量为1×1014/cm2的条件下向硅半导体基板11的表层进行离子注入，来注入p型杂质，在此注入硼(B)。由此，在栅电极13的两侧的硅半导体基板11的表层形成与袋区域18重叠的一对扩展区域19。 [0198] 接着，如图18所示，同时在n型MOS区域形成侧壁绝缘膜24、在p型MOS区域形成侧壁绝缘膜14。

[0199] 详细来说，首先，通过灰化处理等除去抗蚀掩模29b。

[0200] 接着，在包括n型MOS区域和p型MOS区域的整个面上，以覆盖栅电极23、13的方式形成绝缘膜，在此，通过CVD法堆积氧化硅膜。然后，通过RIE对整个面进行蚀刻(全面异向性蚀刻)，从而在栅电极23、13的两侧面残留氧化硅膜，形成内侧侧壁绝缘膜24a、14a。 [0201] 接着，在包括n型MOS区域和p型MOS区域的整个面上，以覆盖栅电极23、13以及内侧侧壁绝缘膜24a、14a的方式形成与内侧侧壁绝缘膜24a、14a的材质不同的材质的绝缘膜，在此通过CVD法堆积氮化硅膜。然后，通过RIE对整个面进行蚀刻，残留覆盖内侧侧壁绝缘膜24a、14a的氮化硅膜，形成外侧侧壁绝缘膜24b、14b。此时，同时在n型MOS区域形成了包含内侧侧壁绝缘膜24a和外侧侧壁绝缘膜24b的侧壁绝缘膜24、在p型MOS区域形成包含内侧侧壁绝缘膜14a和外侧侧壁绝缘膜14b的侧壁绝缘膜14。

[0202] 接着，如图19所示，在n型MOS区域形成一对源极/漏极区域28。 [0203] 详细来说，首先，通过平版印刷术形成抗蚀掩模29c，该抗蚀掩模29c覆盖p型MOS区域并且使n型MOS区域露出。

[0204] 接着，将栅电极23和侧壁绝缘膜24作为掩模，在加速能量为30keV、剂量为15 2
1×10 /cm 的条件下向硅半导体基板11的表层进行离子注入，来注入n型杂质，在此注入砷(As)。由此，随着向栅电极23内导入As，在栅电 极23的两侧的硅半导体基板11的表层形成一对源极/漏极区域28，上述一对源极/漏极区域28与袋区域26及一对扩展区域
27部分重叠，并且比扩展区域27深。

[0205] 接着，如图20所示，在p型MOS区域中，对栅电极13和内侧侧壁绝缘膜14a进行部分加工。

[0206] 详细来说，首先，通过灰化处理除去抗蚀掩模29c之后，通过平版印刷术形成抗蚀掩模29d，该抗蚀掩模29d覆盖n型MOS区域并且使p型MOS区域露出。

[0207] 接着，例如利用TMAH进行湿法蚀刻，相对于侧壁绝缘膜14有选择地只蚀刻栅电极13。由此，使栅电极13降低规定量，使得栅电极13的上部比侧壁绝缘膜14的上部低。 [0208] 接着，例如利用TMAH和氟酸进行湿法蚀刻，相对于栅电极13和外侧侧壁绝缘膜
14b有选择地只蚀刻内侧侧壁绝缘膜14a。由此，使内侧侧壁绝缘膜14a降低规定量，使得内侧侧壁绝缘膜14a的上部比栅电极13的上部低。

[0209] 接着，如图21所示，在p型MOS区域形成源极/漏极区域21。

[0210] 详细来说，继续使用抗蚀掩模29d，将栅电极13和侧壁绝缘膜14作为掩模，在加速15 2
能量为5keV、剂量为1×10 /cm 的条件下向硅半导体基板11的表层进行离子注入，来注入p型杂质，在此注入硼(B)。由此，随着向栅电极13内导入B，并且在栅电极13的两侧的硅半导体基板11的表层形成一对源极/漏极区域21，这一对源极/漏极区域21与袋区域18及一对扩展区域19部分重叠，并且比扩展区域19深。

[0211] 然后，在通过灰化处理等除去抗蚀掩模29d之后，在1000℃下实施1秒钟左右的退火处理，使导入n型MOS区域和p型MOS区域的各种杂质活性化。

[0212] 接着，如图22所示，在n型MOS区域和p型MOS区域形成硅化物层25、15来作为自对准硅化物结构。

[0213] 详细来说，通过溅射法等，将硅和硅化所得的金属(未图示)例如Ni、Co、Ti等，堆积在包括栅电极23、13上和源极/漏极区域28、21上的整个面上。然后，通过实施热处理，使所堆积的金属与栅电极23、13上和源极/漏极区域28、21上的硅发生反应。然后，通过湿法蚀刻除去未反应的金属。由 此，分别在栅电极23、13上和源极/漏极区域28、21上形成硅化物层25、15，从而在n型MOS区域和p型MOS区域中共同成为自对准硅化物结构。 [0214] 接着，如图23所示，以覆盖栅电极23、13、侧壁绝缘膜24、14和源极/漏极区域28、21的方式，在包括n型MOS区域和p型MOS区域的整个面上，形成TESL膜16。 [0215] 详细来说，首先，在包括n型MOS区域和p型MOS区域的整个面上，利用SiN成膜气体(例如NH3和SiH4等)，通过等离子CVD法堆积例如膜厚为40nm左右的SiN膜(未图示)。然后，从通过UV固化而成膜的SiN膜内脱出氢(H)。由此，形成了TESL膜16，该TESL膜16是具有通过自身收缩从而对外部施加拉抻应力(tensile stress：拉抻应力)的性质的SiN膜。

[0216] 在此，通过TESL膜16，在n型MOS区域，在沟道区域施加拉抻应力，从而导入拉抻变形。另一方面，在p型MOS区域，因该栅电极13和侧壁绝缘膜14的形状和位置关系，施加与n型MOS区域相反方向的应力，特别在沟道区域施加压缩应力，从而导入压缩变形。 [0217] 然后，经过形成层间绝缘膜的工序、将TESL膜16作为蚀刻阻挡膜而形成接触孔的工序、形成布线的工序等的各个工序，在n型MOS区域形成n型MOS晶体管30，在p型MOS区域形成p型MOS晶体管20，从而完成CMOS晶体管。

[0218] 在本实施方式中，虽然为了防止工序数的增加和工序的复杂化，共同覆盖n型MOS区域和p型MOS区域而形成了TESL膜16，但能够共同提高n型MOS晶体管30和p型MOS晶体管20这两者的晶体管特性，实现可靠性高的CMOS晶体管，其中，上述TESL膜16通常具有提高n型MOS晶体管特性并且会使p型MOS晶体管特性恶化的性质。

[0219] 此外，在本实施方式中，虽然说明了图3的CMOS晶体管的制造方法，但本发明也适用于以下情况，即，将图1的p型MOS晶体管10应用于CMOS晶体管，从而制造该CMOS晶体管的情况。

[0220] (第6的实施方式)

[0221] 本实施方式中，说明图6的CMOS晶体管的制造方法。

[0222] 图24～图32是按工序顺序表示第六实施方式的CMOS晶体管的制造方法的概略剖视图。

[0223] 首先，如24所示，在硅半导体基板11上，在由元件分离结构17划分出的n型MOS区域和p型MOS区域中，隔着栅绝缘膜32、42而刻画图案形成栅电极33、43。 [0224] 详细来说，首先，在硅半导体基板11的元件分离区域形成元件分离结构17。在此，例如通过STI(Shallow Trench Isolation：浅沟道隔离)法，在元件分离区域形成沟槽，用绝缘物填埋该沟槽而使其平坦，从而形成元件分离结构17。由此，在硅半导体基板11上划分出n型MOS区域和p型MOS区域。

[0225] 接着，通过CVD法、热氧化法和热氮化法等，在硅半导体基板11上的n型MOS区域和p型MOS区域形成例如膜厚为1.5nm左右的SiON膜(未图示)。

[0226] 接着，通过CVD法等，在包括n型MOS区域和p型MOS区域的整个面上，堆积例如膜厚为70nm左右的多晶硅膜(未图示)。

[0227] 然后，在n型MOS区域和p型MOS区域，同时对多晶硅膜和SiON膜进行图案刻画，使其成为电极形状。由此，在n型MOS区域，在硅半导体基板11上隔着栅绝缘膜32而刻画图案形成栅电极33。另一方面，在p型MOS区域，在硅半导体基板11上隔着栅绝缘膜42而刻画图案形成栅电极43。

[0228] 接着，如图25所示，在n型MOS区域按顺序形成袋区域46和扩展区域47。 [0229] 详细来说，首先，通过平版印刷术(lithography)形成抗蚀掩模41a，该抗蚀掩模41a覆盖n型MOS区域并且使p型MOS区域露出。

[0230] 接着，针对从抗蚀掩模41a中露出的p型MOS区域，为了抑制穿透，将栅电极43作13 2
为掩模，在加速能量为30keV、剂量为1×10 /cm 的条件下向硅半导体基板11的表层进行离子注入，来注入n型杂质，在此注入砷(As)。由此，在栅电极43的两侧的硅半导体基板
11的表层形成一对袋区域46。

[0231] 接着，将栅电极43作为掩模，在加速能量为1keV、剂量为1×1014/cm2的条件下向硅半导体基板11的表层进行离子注入，来注入p型杂质，在此注入硼(B)。由此，在栅电极43的两侧的硅半导体基板11的表层形成与袋区域46重叠的一对扩展区域47。 [0232] 接着，如图26所示，在n型MOS区域按顺序形成袋区域38和扩展区域39。 [0233] 详细来说，首先，在通过灰化处理等除去抗蚀掩模41a之后，通过平版印刷术形成抗蚀掩模41b，该抗蚀掩模41b覆盖p型MOS区域并且使n型MOS区域露出。 [0234] 接着，针对从抗蚀掩模41b中露出的n型MOS区域，为了抑制穿透，将栅电极33作
13 2
为掩模，在加速能量为10keV、剂量为1×10 /cm 的条件下向硅半导体基板11的表层进行离子注入，来注入p型杂质，在此注入硼(B)。由此，在栅电极33的两侧的硅半导体基板11的表层形成一对袋区域38。

[0235] 接着，将栅电极33作为掩模，在加速能量为5keV、剂量为1×1014/cm2的条件下向硅半导体基板11的表层进行离子注入，来注入n型杂质，在此注入砷(As)。由此，在栅电极33的两侧的硅半导体基板11的表层形成与袋区域38重叠的一对扩展区域39。 [0236] 接着，如图27所示，同时在n型MOS区域形成侧壁绝缘膜34、在p型MOS区域形成侧壁绝缘膜44。

[0237] 详细来说，首先，通过灰化处理等除去抗蚀掩模41b。

[0238] 接着，在包括n型MOS区域和p型MOS区域的整个面上，以覆盖栅电极33、43的方式形成绝缘膜，在此，通过CVD法堆积氧化硅膜。然后，通过RIE对整个面进行蚀刻(全面异向性蚀刻)，从而在栅电极33、43的两侧面残留氧化硅膜，形成内侧侧壁绝缘膜34a、44a。 [0239] 接着，在包括n型MOS区域和p型MOS区域的整个面上，以覆盖栅电极33、43以及内侧侧壁绝缘膜34a、44a的方式形成与内侧侧壁绝缘膜34a、44a的材质不同的材质的绝缘膜，在此通过CVD法堆积氮化硅膜。然后，通过RIE对整个面进行蚀刻，残留覆盖内侧侧壁绝缘膜34a、44a的氮化硅膜，形成外侧侧壁绝缘膜34b、44b。此时，同时在n型MOS区域形成了包含内侧侧壁绝缘膜34a和外侧侧壁绝缘膜34b的侧壁绝缘膜34、在p型MOS区域形成包含内侧侧壁绝缘膜44a和外侧侧壁绝缘膜44b的侧壁绝缘膜44。

[0240] 接着，如图28所示，在p型MOS区域形成一对源极/漏极区域48。 [0241] 详细来说，首先，通过平版印刷术形成抗蚀掩模41c，该抗蚀掩模41c覆盖n型MOS区域并且使p型MOS区域露出。

[0242] 接着，将栅电极43和侧壁绝缘膜44作为掩模，在加速能量为5keV、剂量为15 2
1×10 /cm 的条件下向硅半导体基板11的表层进行离子注入，来注入p型杂质，在此注入硼(B)。由此，随着向栅电极43内导入B，在栅电极43的两侧的硅半导体基板11的表层形成一对源极/漏极区域48，上述一对源极/漏极区域48与袋区域46及一对扩展区域47部分重叠，并且比扩展区域47深。

[0243] 接着，如图29所示，在n型MOS区域中，对栅电极33和内侧侧壁绝缘膜34a进行部分加工。

[0244] 详细来说，首先，通过灰化处理除去抗蚀掩模41c之后，通过平版印刷术形成抗蚀掩模41d，该抗蚀掩模41d覆盖n型MOS区域并且使p型MOS区域露出。

[0245] 接着，例如利用TMAH进行湿法蚀刻，相对于侧壁绝缘膜34有选择地只蚀刻栅电极33。由此，使栅电极33降低规定量，使得栅电极33的上部比侧壁绝缘膜34的上部低。 [0246] 接着，例如利用TMAH和氟酸进行湿法蚀刻，相对于栅电极33和外侧侧壁绝缘膜
34b有选择地只蚀刻内侧侧壁绝缘膜34a。由此，使内侧侧壁绝缘膜34a降低规定量，使得内侧侧壁绝缘膜34a的上部比栅电极33的上部低。

[0247] 接着，如图30所示，在n型MOS区域形成源极/漏极区域31。

[0248] 详细来说，继续使用抗蚀掩模41d，将栅电极33和侧壁绝缘膜34作为掩模，在加速15 2
能量为30keV、剂量为1×10 /cm 的条件下向硅半导体基板11的表层进行离子注入，来注入n型杂质，在此注入砷(As)。由此，随着向栅电极33内导入As，在栅电极33的两侧的硅半导体基板11的表层形成一对源极/漏极区域31，上述一对源极/漏极区域31与袋区域
38及一对扩展区域39部分重叠，并且比扩展区域39深。

[0249] 然后，在通过灰化处理等除去抗蚀掩模41d之后，在1000℃下实施1秒钟左右的退火处理，使导入n型MOS区域和p型MOS区域的各种杂质活性化。

[0250] 接着，如图31所示，在n型MOS区域和p型MOS区域形成硅化物层35、45来作为自对准硅化物结构。

[0251] 详细来说，通过溅射法等，将硅和硅化所得的金属(未图示)例如Ni、 Co、Ti等，堆积在包括栅电极33、43上和源极/漏极区域31、48上的整个面上。然后，通过实施热处理，使所堆积的金属与栅电极33、43上和源极/漏极区域31、48上的硅发生反应。然后，通过湿法蚀刻除去未反应的金属。由此，分别在栅电极33、43上和源极/漏极区域31、48上形成硅化物层35、45，从而在n型MOS区域和p型MOS区域中共同成为自对准硅化物结构。 [0252] 接着，如图32所示，以覆盖栅电极33、43侧壁绝缘膜34、44和源极/漏极区域31、48的方式，在包括n型MOS区域和p型MOS区域的整个面上形成CESL膜36。 [0253] 详细来说，首先，在包括n型MOS区域和p型MOS区域的整个面上，通过等离子CVD法堆积例如膜厚为40nm左右的SiN膜(未图示)。在该SiN成膜中混入有C。由此，形成了CESL膜36，该CESL膜36是具有通过自身膨胀从而对外部施加压缩应力(compressive stress：压缩应力)的性质的SiN膜。

[0254] 在此，通过CESL膜36，在p型MOS区域，在沟道区域施加压缩应力，从而导入压缩变形。另一方面，在n型MOS区域，因该栅电极33和侧壁绝缘膜34的形状和位置关系，施加与p型MOS区域相反方向的应力，特别在沟道区域施加拉抻应力，从而导入拉抻变形。 [0255] 然后，经过形成层间绝缘膜的工序、将CESL膜36作为蚀刻阻挡膜而形成接触孔的工序、形成布线的工序等的各个工序，在n型MOS区域形成n型MOS晶体管50，在p型MOS区域形成p型MOS晶体管60，从而完成CMOS晶体管。

[0256] 此外，在本实施方式中，虽然说明了图6的CMOS晶体管的制造方法，但本发明也适用于以下情况，即，将图4的n型MOS晶体管40应用于CMOS晶体管，从而制造该CMOS晶体管的情况。

[0257] 在本实施方式中，虽然为了防止工序数的增加和工序的复杂化，共同覆盖n型MOS区域和p型MOS区域而形成了CESL膜36，但能够共同提高n型MOS晶体管50和p型MOS晶体管60这两者的晶体管特性，实现可靠性高的CMOS晶体管，其中，上述CESL膜36通常具有提高p型MOS晶体管特性并且会使n型MOS晶体管特性恶化的性质。

[0258] 工业上的可利用性

[0259] 根据本发明，在一方面的导电型晶体管中，即使形成了蚀刻阻挡膜，实际上也能够对沟道区域赋予用于提高晶体管特性的变形，从而实现提高该一方面的导电型晶体管的特性，其中，上述蚀刻阻挡膜通常具有对沟道区域赋予提高另一方面的导电型晶体管特性的变形的性质，并且会对沟道区域赋予使该一方面的导电型的晶体管特性恶化的变形。根据本发明，进一步在互补型的半导体器件中，为了防止工序数的增加和工序的复杂化，即使共同覆盖n沟道晶体管侧和p沟道晶体管侧而形成蚀刻阻挡膜，也能够共同提高两者的晶体管的特性，实现可靠性高的半导体器件，其中，上述蚀刻阻挡膜具有通常提高一方面的导电型的晶体管的特性并且使另一方面的导电型的晶体管特性恶化的性质。