半导体装置及其制造方法

摘要

本发明公开了半导体装置及其制造方法。该半导体装置包括：绝缘膜，其被设置在半导体基板上并具有沟槽图形；栅绝缘膜，其被设置为覆盖着所述沟槽图形的内壁；以及栅电极，其被形成为隔着所述栅绝缘膜而填充所述沟槽图形，并被形成为在所述绝缘膜上的所述沟槽图形的两侧突出至比所述沟槽图形更宽。根据本发明，隔着栅绝缘膜而填充沟槽图形的栅电极可覆盖并保护在该栅电极与沟槽图形的侧壁之间的边界部。因此，可以防止由于设置在边界部内的材料层的回缩而产生空隙等。结果，可以得到性能提高的半导体装置。

权利要求

1.一种半导体装置，其包括：

绝缘膜，其被设置在半导体基板上并具有沟槽图形；

栅绝缘膜，其被设置为覆盖着所述沟槽图形的内壁；以及栅电极，由金属性材料制成，其被形成为隔着所述栅绝缘膜而填充所述沟槽图形，并被形成为在所述绝缘膜上的所述沟槽图形的两侧突出至比所述沟槽图形更宽。

2.根据权利要求1所述的半导体装置，还包括上层绝缘膜，其被设置在所述绝缘膜上，覆盖着所述栅电极并具有到达所述栅电极的连接孔。

3.根据权利要求2所述的半导体装置，其中，所述连接孔的开口宽度大于所述沟槽图形的开口宽度。

4.根据权利要求2所述的半导体装置，其中，所述连接孔的开口宽度小于所述绝缘膜上的所述栅电极的宽度。

5.根据权利要求1所述的半导体装置，其中，所述绝缘膜包括用于构成所述沟槽图形的侧壁的侧壁绝缘层，并且所述栅电极被构造成覆盖着所述侧壁绝缘层。

6.根据权利要求1所述的半导体装置，其中，所述栅绝缘膜由金属氧化物膜或金属氮化物膜形成。

7.一种半导体装置制造方法，其包括如下步骤：

在半导体基板上形成伪栅，并沉积覆盖着所述伪栅的绝缘膜；

在使所述伪栅从所述绝缘膜中暴露出来之后除去所述伪栅，从而在所述绝缘膜中形成沟槽图形，所述沟槽图形具有让所述半导体基板暴露出来的底部；

沉积电极材料膜，使其隔着栅绝缘膜而填充所述沟槽图形，所述电极材料膜由金属性材料制成；以及将所述电极材料膜图形化，使其呈在所述绝缘膜上的所述沟槽图形的两侧突出至比所述沟槽图形更宽的形状，从而形成由所述电极材料膜制成的栅电极。

8.根据权利要求7所述的半导体装置制造方法，其中，在完成所述栅电极的形成步骤之后，形成覆盖着所述栅电极的上层绝缘膜，并在该上层绝缘膜内形成到达所述栅电极的连接孔。

说明书

半导体装置及其制造方法

[0001] 相关申请的交叉参考

[0002] 本发明包含与2008年3月7日向日本专利局提交的日本专利申请JP2008-057744相关的主题，在此将该日本专利申请的全部内容并入本文作为参考。

技术领域

[0003] 本发明涉及半导体装置及其制造方法，更具体地说，涉及一种包括金属栅电极的半导体装置及这种半导体装置的制造方法。

背景技术

[0004] 随着晶体管一代代的进步，不断地进行着基于细微化的调整。在国际半导体技术蓝图(International Technology Roadmap forSemiconductors，ITRS)上，在被称为32nm半间距(hp)技术这一代的晶体管中期望具有20nm以下的栅长度(Lg)。对于32nm这一代的晶体管，为了确保与栅长度的调整对应的驱动能力(Ids)，需要对栅绝缘膜的有效氧化物厚度(effective oxide thickness，EOT)进行调整。此外，为了抑制短沟道效应(Short Channel Effect，SCE)，还需要对扩散层的深度(Xj)进行调整。

[0005] 作为对栅绝缘膜的有效氧化物厚度进行调整的技术，研究了一种通过引入金属栅电极以代替多晶硅栅电极的使用并且还引入高介电常数(High-k)绝缘膜作为栅绝缘膜以代替氧化硅膜的使用来抑制栅耗尽(gatedepletion)的技术。

[0006] 这里，例如钨(W)、钛(Ti)、铪(Hf)、钌(Ru)或铱(Ir)等用作金属栅电极的材料是具有高反应性的材料。为此，当在高温下对这种材料进行热处理时，这种材料与栅绝缘膜发生反应，从而使栅绝缘膜的膜质量劣化。因此，优选采用一种处理步骤，使得在金属栅电极的形成步骤完成之后，不在高温下对金属栅电极进行热处理。实现这种处理步骤的方法之一是， 提出了图2A～图2K所示的埋栅步骤(所谓的镶嵌式栅步骤)。例如，这一技术被记载在Atsushi Yagishita等人的非专利文献“High PerformanceMetal Gate MOSFETs Fabricated by CMP for 0.1μm Regime”，InternationalElectron Devices Meeting1998Technical Digest pp.785to 788(1998)(国际电子器件会议1998年技术文摘第
785～788页(1998年))中。

[0007] 在埋栅步骤中，首先，如图2A所示，隔着伪栅绝缘膜2，由多晶硅(poly-Si)制成的伪栅3以及硬掩模层4以层叠的形式形成于半导体基板1上。接着，在伪栅3和硬掩模层4的侧壁上形成包括由氧化硅膜或氮化硅膜制成的隔离绝缘膜5a、第一侧壁绝缘膜5b和第二侧壁绝缘膜5c的侧壁绝缘层。此外，在半导体基板1的表面侧上形成源极和漏极1sd，然后在基板1的该表面侧上形成硅化物层6。

[0008] 接着，如图2B所示，在半导体基板1的上方形成由氮化硅制成的衬垫绝缘膜7，并且形成由氧化硅(SiO2)制成的层间绝缘膜8从而覆盖衬垫绝缘膜7。然后，如图2C所示，利用化学机械研磨(Chemical MechanicalPolishing，CMP)方法依次研磨层间绝缘膜8、衬垫绝缘膜7和硬掩模层4等，从而使伪栅3暴露出来。接着，如图2D所示，依次将伪栅3和伪栅绝缘膜2选择性地蚀刻掉，从而形成用于形成栅电极的沟槽图形a。 [0009] 接着，如图2E所示，沉积由诸如金属氧化物膜或金属氮化物膜等高介电常数材料(例如，氧化铪(HfO2))制成的栅绝缘膜9，从而覆盖沟槽图形a的内壁。接着，如图2F所示，沉积通过依次层叠由硅化铪(HfSix)制成的第一基层电极材料膜10a、由氮化钛(TiN)制成的第二基层电极材料膜10b以及由钨(W)制成的主电极材料膜10c而得到的电极材料膜，从而填充沟槽图形a。

[0010] 然后，如图2G所示，利用CMP方法依次研磨主电极材料膜10c、第二基层电极材料膜10b以及第一基层电极材料膜10a，仅在沟槽图形a中留有第一基层电极材料膜10a、第二基层电极材料膜10b以及主电极材料膜10c从而形成栅电极10。然后，如图2H所示，在半导体基板1的上方形成由氧化硅(SiO2)制成的上层绝缘膜11从而覆盖栅电极10。然后，如图2I所示，将上层绝缘膜11选择性地蚀刻成预定图形，从而形成到达栅电极10的连接孔11a。

[0011] 接着，如图2J所示，在利用氢氟酸进行蚀刻以作为下一个膜沉积步骤的预处理之后，沉积通过依次层叠基层导电膜12a和主导电膜12b而得到的导电材料膜，从而填充连接孔11a。然后，如图2K所示，利用CMP方法依次研磨主导电膜12b和基层导电膜12a，仅在连接孔11a中留有基层导电膜12a和主导电膜12b从而形成接触插头12。完成上述步骤之后，在上层绝缘膜11上形成与接触插头12连接的布线(未图示)。

[0012] 然而，采用了上述埋栅步骤的制造方法存在着以下问题。也就是说，在由氧化硅(SiO2)制成的上层绝缘膜11中形成到达栅电极10的连接孔11a这一蚀刻阶段中，进行了对由硅化铪(HfSix)等制成的第一基层电极材料膜10a以及由氧化铪(HfO2)制成的栅绝缘膜9的蚀刻。具体而言，在使用氢氟酸进行蚀刻以作为下一步骤中基层导电膜12a和主导电膜12b的膜沉积的预处理的同时，还会进行对第一基层电极材料膜10a和栅绝缘膜9的蚀刻，从而分别在栅电极10的两侧形成间隙A。

[0013] 结果，在图2J所示的步骤中，当依次层叠并沉积基层导电膜12a和主导电膜12b以填充连接孔11a时，几乎不能将基层导电膜12a和主导电膜12b填充至栅电极10两侧的间隙A内，因此容易在间隙A内形成空间b。在间隙A内出现的这种空间b会使栅电极10与接触插头12之间的连接阻抗增大。

[0014] 此外，通过进行上述蚀刻还会使栅绝缘膜9回缩，因此在栅电极10下方的一部分栅绝缘膜9变薄，这会使耐受电压劣化。

[0015] 此外，由于栅电极10两侧的蚀刻对各材料都进行着，因此不同种类的导电材料，即第一基层电极材料膜10a和基层导电膜12a混合地存在于栅电极10的各侧上。结果，难以优化接触插头12的形成条件，这会引起所得到的半导体装置的特性波动或分散。 发明内容

[0016] 鉴于上述问题，本发明的目的是提供一种能防止埋栅电极两侧的材料膜回缩从而提高特性的半导体装置，以及这种半导体装置的制造方法。

[0017] 为了实现上述目的，本发明的实施例提供了一种半导体装置，其包括：绝缘膜，其被设置在半导体基板上并具有沟槽图形；栅绝缘膜，其被设置为覆盖着所述沟槽图形的内壁；以及栅电极，由金属性材料制成，其被形成为隔着所述栅绝缘膜而填充所述沟槽图形，并被形成为在所述绝缘膜上的所述沟槽图形的两侧突出至比所述沟槽图形更宽。

[0018] 根据本发明的另一实施例，提供了一种半导体装置制造方法，该方法包括如下步骤：在半导体基板上形成伪栅，并沉积覆盖着所述伪栅的绝缘膜；在使所述伪栅从所述绝缘膜中暴露出来之后除去所述伪栅，从而在所述绝缘膜中形成沟槽图形，所述沟槽图形具有让所述半导体基板暴露出来的底部；沉积电极材料膜，使其隔着栅绝缘膜而填充所述沟槽图形，所述电极材料膜由金属性材料制成；以及将所述电极材料膜图形化，使其呈在所述绝缘膜上的所述沟槽图形的两侧突出至比所述沟槽图形更宽的形状，从而形成由所述电极材料膜制成的栅电极。

[0019] 在具有上述结构的半导体装置中，所述沟槽图形的开口部被所述栅电极完全覆盖。因此，在所述沟槽图形的侧壁与所述栅绝缘膜及所述栅电极之间的边界部被所述栅电极保护着。为此，即使当所述上层绝缘膜例如被设置为覆盖所述栅电极，并且在所述上层绝缘膜内形成到达所述栅电极的连接孔时，也不会有边界部从所述连接孔的底部暴露出来。结果，可保持所述边界部受到保护。

[0020] 如上所述，根据本发明的各实施例，隔着栅绝缘膜而填充沟槽图形的栅电极可覆盖并保护在该栅电极与沟槽图形的侧壁之间的边界部。因此，可以防止由于设置在边界部内的材料层的回缩而产生空隙等。结果，可以得到性能提高的半导体装置。 [0021] 附图说明

[0022] 图1A～图1K是分别示出了本发明实施例的半导体装置制造方法中的各个步骤的截面图；以及

[0023] 图2A～图2K是分别示出了现有的半导体装置制造方法中的各个步骤的截面图。 [0024] 具体实施方式

[0025] 下面参照附图详细说明本发明的实施例。在此情况下，本发明的实施例采用了具有在埋栅步骤中形成的金属栅电极的绝缘栅场效应晶体管(所谓的MOS(金属氧化物半导体)晶体管)。在本发明的实施例中，首先说明半导体装置制造方法，其次，说明利用该制造方法得到的半导体装置的结构。此外，在进行说明时，分别用相同的附图标记或符号来表示与参照图2A～图2K说明的现有技术中的构成要素相同的构成要素。

[0026] 半导体装置制造方法

[0027] 图1A～图1K是分别示出了本发明实施例的半导体装置制造方法中的各个步骤的截面图。在这些步骤中，图1A～图1F所示的前一半步骤可以类似于参照图2A～图2F说明的各步骤情况而进行。下面说明这些步骤的细节。

[0028] 也就是说，首先，如图1A所示，准备了例如由单晶硅制成的半导体基板1。此外，尽管在图1A中省略了图示，但会在半导体基板1的表面侧上形成由氧化硅(SiO2)制成的隔离区域，通过该隔离区域将元件区域分隔成活性区域。此外，在将会形成n沟道绝缘栅场效应晶体管的活性区域中形成p型阱，并且在将会形成p沟道绝缘栅场效应晶体管的活性区域中形成n型阱。此外，在活性区域的表面侧上分别形成沟道扩散层(未图示)。 [0029] 此外，在形成有各个区域的半导体基板1的上部上，隔着由氧化硅(SiO2)制成的伪栅绝缘膜2，依次层叠由多晶硅(poly-Si)制成的伪栅3和由氮化硅(SiN)制成的硬掩模层4，从而得到栅电极结构G。在此情况下，在隔着伪栅绝缘膜2将伪栅3和硬掩模层4依次层叠并沉积在半导体基板1上之后，将所得到的层叠膜蚀刻成栅电极形状的图形，从而形成栅电极结构G。值得注意的是，伪栅3例如具有约10nm～约50nm的高度并具有约30nm的宽度。

[0030] 接着，在栅电极结构G的各个侧壁上形成由氮化硅(SiN)制成的隔离绝缘膜5a。此外，利用栅电极结构G和隔离绝缘膜5a作为掩模，将杂质引入到半导体基板1中，从而在半导体基板1的表面层内形成源极和漏极的延伸区域1ex。

[0031] 然后，在栅电极结构G的各个侧壁上还依次形成由氧化硅(SiO2)制 成的第一侧壁绝缘膜5b和由氮化硅(SiN)制成的第二侧壁绝缘膜5c。在此情况下，依次层叠并沉积氧化硅膜(第一侧壁绝缘膜材料)和氮化硅膜(第二侧壁绝缘膜材料)，并对所得到的层叠膜进行各向异性蚀刻，从而仅在栅电极结构G的各个侧壁上留有氧化硅膜和氮化硅膜。以此方式，形成第一侧壁绝缘膜5b和第二侧壁绝缘膜5c。

[0032] 接着，利用栅电极结构G以及形成于栅电极结构G的各个侧壁上的隔离绝缘膜5a、第一侧壁绝缘膜5b和第二侧壁绝缘膜5c作为掩模，将杂质引入到半导体基板1中，从而在半导体基板1的表面层内形成源极和漏极区域1sd。然后，将源极和漏极区域1sd的露出表面层即由单晶硅制成的半导体基板1的露出表面层硅化，从而形成硅化物层6。 [0033] 接着，如图1B所示，在半导体基板1的上方形成由氮化硅(SiN)制成的衬垫绝缘层7以覆盖栅电极结构G和硅化物层6。此外，在衬垫绝缘膜7上沉积由氧化硅(SiO2)制成的层间绝缘膜8。在此情况下，层间绝缘膜8被沉积为具有足够的厚度以填平由栅电极结构G所引起的凹凸不平。

[0034] 接着，如图1C所示，利用CMP方法从层间绝缘膜8的上方依次研磨层间绝缘膜8、衬垫绝缘膜7以及硬掩模层4，从而使伪栅3暴露出来。结果，伪栅3从被研磨的表面暴露出来，此外，形成于栅电极结构G的各个侧壁上的隔离绝缘膜5a、第一侧壁绝缘膜5b和第二侧壁绝缘膜5c以及衬垫绝缘膜7和层间绝缘膜8全部暴露出来。

[0035] 接着，如图1D所示，依次选择地蚀刻掉由多晶硅(poly-Si)制成的伪栅3以及由氧化硅(SiO2)制成的伪栅绝缘膜2，从而在该除去部分中形成用于形成埋栅电极的沟槽图形a。结果，得到了在半导体基板1上设置有具有沟槽图形a的绝缘膜100的结构。值得注意的是，具有沟槽图形a的绝缘膜100由隔离绝缘膜5a、第一侧壁绝缘膜5b、第二侧壁绝缘膜5c、衬垫绝缘膜7以及层间绝缘膜8构成，并且隔离绝缘膜5a、第一侧壁绝缘膜5b和第二侧壁绝缘膜5c还被设置为构成沟槽图形a的各个侧壁的侧壁绝缘层形式。此外，在此步骤中形成的沟槽图形a大致上具有与伪栅3的厚度和宽度相同的深度和宽度。例如，沟槽图形a具有约10nm～约50nm的深度，并具有约30nm的开口宽度Wa。

[0036] 然后，如图1E所示，沉积栅绝缘膜9以覆盖沟槽图形a的内壁。对于栅绝缘膜9的材料，除了在过去通常已被使用的SiO2系材料、SiOF系材料或SiN系材料之外，还可使用具有约4.0以上的相对介电常数k(＝ε/ε0)的所谓高介电常数材料。在此情况下，诸如氧化锆(ZrO2)、氧化铪(HfO2)、氧化铝(Al2O3)、氧化钇(Y2O3)或氧化镧(La2O3)等金属氧化物膜或者金属氮化物膜可作为高介电常数材料的示例。栅绝缘膜可由一种材料制成，或者也可由两种以上材料制成。此外，栅绝缘膜可以是单一膜(包含以绝缘材料的形式由两种以上材料制成的复合膜)，或者也可以是层叠膜。n沟道绝缘栅场效应晶体管的栅绝缘膜和p沟道绝缘栅场效应晶体管的栅绝缘膜可由相同材料制成，或者也可分别由不同材料制成。 [0037] 以上说明的栅绝缘膜9通常可利用众所周知的方法形成。具体地说，原子层沉积(Atomic Layer Deposition，ALD)方法、金属有机化学气相沉积(Metal Organic Chemical Vapor Deposition，MOCVD)方法或溅射方法等可作为由上述高介电常数材料制成的栅绝缘膜的形成方法。例如，在栅绝缘膜9由氧化铪(HfO2)制成的情况下，通过使用氯化铪(HfCl2)和氨(NH3)的CVD方法或者使用有机铪(Hf)气的CVD方法，来沉积栅绝缘膜9。此外，对于另一膜沉积方法，使用由氮化铪(HfN)制成的靶子并利用溅射方法来沉积氮化铪膜，然后将该氮化铪膜氧化，从而形成由氮氧化铪(hafnium oxynitride)制成的栅绝缘膜9。 [0038] 在此情况下，作为一个示例，由氧化铪(HfO2)制成的栅绝缘膜9被沉积为约3.0nm的厚度。

[0039] 接着，如图1F所示，依次层叠并沉积第一基层电极材料膜10a、第二基层电极材料膜10b以及主电极材料膜10c从而填充沟槽图形a。第一基层电极材料膜10a、第二基层电极材料膜10b以及主电极材料膜10c分别由金属性材料制成。

[0040] 在此情况下，沉积例如由硅化铪(HfSix)制成的第一基层电极材料膜10a作为用于n沟道MOS晶体管的电极。也就是说，例如利用溅射方法将由硅化铪(HfSix)制成的第一基层电极材料膜10a沉积为约15nm的厚度。

[0041] 接着，在第一基层电极材料膜10a上沉积由氮化钛(TiN)制成的第二基层电极材料膜10b作为阻挡层。在此情况下，例如利用CVD方法、溅射方法或ALD方法等来沉积由氮化钛(TiN)制成的第二基层电极材料膜10b。当利用这些沉积方法中的ALD方法时，将氨(NH3)气和四氯化钛(TiCl4)气体交替地引入到膜沉积室内，从而将由氮化钛(TiN)制成的第二基层电极材料膜10b沉积为约10nm的厚度。

[0042] 然后，在第二基层电极材料膜10b上沉积由金属制成的主电极材料膜10c。在此情况下，使用诸如钨(W)、钛(Ti)、铪(Hf)、钌(Ru)或铱(Ir)等金属、它们的合金或者金属化合物作为主电极材料膜10c的材料。这种主电极材料膜10c例如利用CVD方法沉积。在此情况下，通过使用六氟化钨、氢气和硅烷气体的CVD方法，在350℃的沉积温度下将主电极材料膜10c沉积为约200nm的厚度。

[0043] 从开始一直到上述步骤可根据与图2A～图2F所示现有技术中的步骤相同的步骤来进行。因此，本发明实施例的半导体装置制造方法的特征在于包括图1G～图1K所示的各步骤。

[0044] 也就是说，首先，如图1G所示，将第一基层电极材料膜10a、第二基层电极材料膜10b和主电极材料膜10c图形化，从而形成栅电极101。在此情况下，重要的是，将第一基层电极材料膜10a、第二基层电极材料膜10b和主电极材料膜10c图形化为在沟槽图形a的两侧突出至比沟槽图形a更宽的形状。这样做的原因在于，在将第一基层电极材料膜10a、第二基层电极材料膜10b和主电极材料膜10c图形化的同时，能保护在沟槽图形a的侧壁与栅绝缘膜9及栅电极101之间的边界部。

[0045] 为了达到该目的，将绝缘膜100上的栅电极101的线宽W101设定为足以大于沟槽图形a的开口宽度Wa。此外，栅电极101的线宽W101优选具有如下宽度：其足以至少覆盖隔离绝缘膜5a、第一侧壁绝缘膜5b和第二侧壁绝缘膜5c之中由氧化硅(SiO2)制成的那层膜，即至少覆盖第一侧壁绝缘膜5b。此外，栅电极101的线宽W101优选设定为大于随后形成的连接孔的开口宽度。

[0046] 下面通过对上述主电极材料膜10c、第二基层电极材料膜10b和第 一基层电极材料膜10a进行图形蚀刻来形成栅电极101。也就是说，利用光刻技术形成抗蚀剂图形，并使用该抗蚀剂图形作为掩模来依次蚀刻主电极材料膜10c、第二基层电极材料膜10b和第一基层电极材料膜10a，从而形成栅电极101。对主电极材料膜10c、第二基层电极材料膜10b和第一基层电极材料膜10a的蚀刻例如在下述条件下进行。

[0047] 主电极材料膜(W)10c和第二基层电极材料膜(TiN)10b

[0048] 使用的气体：Cl2/CF4＝50sccm/100sccm

[0049] 偏置功率(Bias power)：150W

[0050] 气压：1.1Pa

[0051] 第一基层电极材料膜(HfSix)10a

[0052] 使用的气体：Cl2/BCl3＝35sccm/10sccm

[0053] 电源功率：1000W

[0054] 偏置功率：150W

[0055] 气压：1.3Pa(10毫托)

[0056] 基板温度：40℃

[0057] 在上述栅电极101的形成阶段，考虑到例如在主电极材料膜10c、第二基层电极材料膜10b和第一基层电极材料膜10a的图形化期间作为掩模而被形成的抗蚀剂的图形化精确度，将沟槽图形a的端部与栅电极101的端部之间的距离d设定为约150nm以上。 [0058] 值得注意的是，在对上述由硅化铪(HfSix)制成的第一基层电极材料膜10a的蚀刻过程中，也对由氧化铪(HfO2)制成的栅绝缘膜9进行蚀刻。因此，栅绝缘膜9被图形化为与栅电极101的形状相同的形状。然而，也可不将栅绝缘膜9通过进行该蚀刻而图形化。 [0059] 此外，只要能够使绝缘膜100上的栅电极101的线宽W101与沟槽图形a的开口宽度Wa之间保持上述关系，并且能够保证栅电极101与位于栅电极101下方的硅化物层6等之间的绝缘性，则可直接将栅电极101图形化为绝缘膜100上的布线。

[0060] 接着，如图1H所示，沉积由氧化硅(SiO2)或类似物制成的上层绝缘膜102以覆盖栅电极101。利用高密度等离子体(HDS)CVD方法、常压CVD方法或等离子体CVD方法等来进行上层绝缘膜102的沉积。

[0061] 接着，如图1I所示，在上层绝缘膜102中形成到达栅电极101的连接孔102a。在此情况下，利用光刻技术形成抗蚀剂图形，并用该抗蚀剂图形作为掩模来选择性地蚀刻掉上层绝缘膜102，从而形成连接孔102a。此时的蚀刻条件可与现有技术中的干式蚀刻的条件相同。

[0062] 考虑到在随后步骤中在连接孔102a中设置的接触插头的导电性，来设定所形成的连接孔102a的开口宽度。例如，当由钨(W)制成的接触插头被形成在连接孔102a内时，考虑到由钨(W)制成的接触插头的导电性而将连接孔102a的开口宽度W102设定为约60nm。如前面所述，连接孔102a的开口宽度W102通常大于沟槽图形a的开口宽度Wa(＝约30nm)。

[0063] 在本实施例中，优选的是，上述连接孔102a的开口宽度W102小于绝缘膜100上的栅电极101的线宽W101，因此连接孔102a的底部仅由栅电极101构成。结果，可完全防止连接孔102a形成过程中的蚀刻操作对绝缘膜100产生影响。因此，绝缘膜100上的栅电极101的线宽W101优选被形成为大于60nm。

[0064] 在此步骤中值得注意的是，可在形成到达栅电极101的连接孔102a的同时，形成到达位于半导体基板1的源极和漏极1sd上面的硅化物层6的各个连接孔。此外，只要连接孔102a形成过程中的蚀刻操作不影响对绝缘膜100的蚀刻，则连接孔102a的开口宽度W102可以大于绝缘膜100上的栅电极101的线宽W101。

[0065] 上述步骤的随后步骤可类似于现有技术中参照图2J和图2K说明的的步骤来实现。下面详细说明这些步骤。

[0066] 首先，进行除去自然氧化物膜的步骤，作为随后进行的接触插头形成步骤的预处理。在此情况下，该步骤可采用使用稀释氢氟酸等的化学处理、使用氩(Ar)气的溅射法、使用氟的自由基蚀刻(radical etching)法或其他方法。

[0067] 接着，如图1J所示，沉积通过依次层叠基层导电膜12a和主导电膜12b而得到的导电材料膜，从而填充连接孔102a。

[0068] 基层导电膜12a被设置为阻挡层，并被形成为具有两层层叠结构，其中钛层作为下层且氮化钛层作为上层。在栅电极101上作为下层的钛层可具有几个纳米的厚度，并可利用现有的溅射方法形成。作为上层的氮化钛层可利用溅射方法、CVD方法或ALD方法形成。作为下层的钛层和作为上层的氮化钛层的形成条件可以是在过去已经使用的条件，并且作为下层的钛层和作为上层的氮化钛层的厚度也可以是在过去已经使用的厚度。 [0069] 例如利用现有的CVD方法来沉积钨膜，从而形成主导电膜12b。 [0070] 接着，如图1K所示，利用CMP方法依次研磨作为布线材料膜的主导电膜12b和基层导电膜12a，将基层导电膜12a和主导电膜12b仅留在连接孔102a内，从而形成接触插头12。

[0071] 此外，在随后的步骤中，在上层绝缘膜102上形成与接触插头12连接的布线(未图示)，从而完成半导体装置104。

[0072] 值得注意的是，当在上层绝缘膜102内形成的连接孔102a的纵横比足够小的结构情况下，可采用一步骤以将诸如铝等具有良好导电性的材料膜填充在连接孔102a内并随后将该材料膜图形化在上层绝缘膜102上，从而形成与栅电极101连接的布线。 [0073] 半导体装置

[0074] 在按上述方式制造的半导体装置104中，具有开口宽度为Wa的沟槽图形a的这种形状的绝缘膜100被设置在由单晶硅制成的半导体基板1上。栅绝缘膜9被设置成覆盖沟槽图形a的内壁。此外，栅电极101被设置成隔着栅绝缘膜9而填充沟槽图形a。 [0075] 栅绝缘膜9优选用由金属氧化物膜或金属氮化物膜构成的高介电常数材料制成。在此情况下，可对栅绝缘膜9的有效厚度进行调整。

[0076] 具体地，栅电极101的特征是，栅电极101被形成为在绝缘膜100上的沟槽图形a的两侧突出至比沟槽图形a更宽。这里，形成有沟槽图 形a的绝缘膜100包括隔离绝缘膜5a、由氧化硅(SiO2)制成的第一侧壁绝缘膜5b以及由氮化硅(SiN)制成的第二侧壁绝缘膜
5c等作为用于构成沟槽图形a的侧壁的侧壁绝缘膜。在此结构中，栅电极101的线宽W101优选足以至少覆盖隔离绝缘膜5a、第一侧壁绝缘膜5b和第二侧壁绝缘膜5c之中由氧化硅(SiO2)制成的那一层，在本例中即至少覆盖第一侧壁绝缘膜5b。

[0077] 值得注意的是，栅电极101优选是由金属性材料制成的所谓金属栅电极，且作为结果，可抑制栅耗尽。这种栅电极101例如具有层叠结构，该层叠结构如上所述具有由硅化铪(HfSix)制成的第一基层电极材料膜10a、由氮化钛(TiN)制成的第二基层电极材料膜10b以及由钨(W)、钛(Ti)、铪(Hf)、钌(Ru)或铱(Ir)等制成的主电极材料膜10c。 [0078] 此外，在绝缘膜100上设置有覆盖栅电极101的上层绝缘膜102，并且在上层绝缘膜102内形成有到达栅电极101的连接孔102a。在这种结构中，连接孔102a的开口宽度W102优选大于沟槽图形a的开口宽度Wa，且小于绝缘膜100上的栅电极101的线宽W101。 [0079] 在本发明实施例的制造方法及由此制造的半导体装置104中，沟槽图形a的开口部完全被栅电极101覆盖。结果，在沟槽图形a的侧壁与栅绝缘膜9及栅电极101之间的边界部被栅电极101保护着。为此，即使当在上层绝缘膜102中设置到达栅电极101的连接孔102a且栅电极101被上层绝缘膜102部分地覆盖时，上述边界部也不会向连接孔102a的底面暴露出来。

[0080] 结果，在隔着栅绝缘膜9而填充沟槽图形a的栅电极101与沟槽图形a的侧壁之间的边界部可被栅电极101覆盖从而得到保护。因而，可以防止由于设置在此边界部内的材料层的回缩而产生空隙等。因此，可以得到性能提高的半导体装置。 [0081] 本领域技术人员应当理解，依据设计要求和其他因素，可以在本发明所附的权利要求或其等同物的范围内进行各种修改、组合、次组合以及改变。