引脚在承座上的半导体封装构造转让专利
申请号 : CN200810084956.9
文献号 : CN101533817B
文献日 : 2010-09-29
发明人 : 王进发 , 陈锦弟 , 余秉勋 , 谢宛融
申请人 : 力成科技股份有限公司
摘要 :
本发明提供一种引脚在承座上的半导体封装构造，主要包含两个或两个以上导线架引脚、芯片、引脚承座、黏胶以及密封上述组件的封胶体，其中该引脚承座具有承载面与外露面。该第一芯片贴设于该些导线架引脚的表面。该黏胶黏接该些导线架引脚的相对表面与该引脚承座的该承载面，以使该些导线架引脚结合于该引脚承座，该黏胶更覆盖至该些导线架引脚的引脚间隙但能被控制不污染到该外露面。该引脚承座的该外露面为显露于该封胶体。借此，该些导线架引脚得到良好支撑，在模封时该些导线架引脚被密封部位不会位移或/与外露于该封胶体之外，并且该些导线架引脚与引脚承座之间不会产生封胶气泡，并可增进散热效能。
权利要求 :
1.一种引脚在承座上的半导体封装构造，其特征在于，包含：
两个或两个以上导线架引脚，每一个导线架引脚具有第一表面、相对的第二表面以及两个或两个以上在第一表面与第二表面之间的侧面；
第一芯片，贴设于所述导线架引脚的第一表面；
引脚承座，具有承载面与外露面；
黏胶，黏接该引脚承座的该承载面与所述导线架引脚的第二表面，以使该引脚承座贴设于所述导线架引脚，该黏胶更覆盖至所述导线架引脚的侧面；以及封胶体，密封该第一芯片、该黏胶、该导线架引脚的内引脚以及该引脚承座的承载面的周边，而该引脚承座的该外露面为显露。
2.如权利要求1所述的引脚在承座上的半导体封装构造，其特征在于，所述封胶体完全包覆该黏胶。
3.如权利要求1所述的引脚在承座上的半导体封装构造，其特征在于，所述引脚承座的该外露面的周边形成使该外露面的面积小于该承载面的面积的缺口。
4.如权利要求3所述的引脚在承座上的半导体封装构造，其特征在于，所述封胶体填满该缺口。
5.如权利要求4所述的引脚在承座上的半导体封装构造，其特征在于，所述缺口呈矩形或呈方形。
6.如权利要求1所述的引脚在承座上的半导体封装构造，其特征在于，所述半导体封装构造另包含有两个或两个以上第一焊线，所述第一焊线电性连接该第一芯片至所述导线架引脚。
7.如权利要求6所述的引脚在承座上的半导体封装构造，其特征在于，所述黏胶密封所述第一焊线。
8.如权利要求1或7所述的引脚在承座上的半导体封装构造，其特征在于，所述黏胶包含具有应力缓冲特性的绝缘树脂。
9.如权利要求1所述的引脚在承座上的半导体封装构造，其特征在于，所述第一芯片具有两个或两个以上电性导通的第一硅通孔，所述第一硅通孔电性连接至所述导线架引脚。
10.如权利要求1所述的引脚在承座上的半导体封装构造，其特征在于，所述半导体封装构造另包含有至少一个第二芯片，所述第二芯片叠设于该第一芯片并相对远离所述导线架引脚。
11.如权利要求10所述的引脚在承座上的半导体封装构造，其特征在于，所述第二芯片具有两个或两个以上电性导通的第二硅通孔。
12.如权利要求10所述的引脚在承座上的半导体封装构造，其特征在于，所述半导体封装构造另包含有两个或两个以上第一焊线，所述第一焊线电性连接该第二芯片至所述导线架引脚。
说明书 :
技术领域
本发明有关于一种半导体装置，特别有关于一种引脚在承座上的半导体封装构造，可应用于多芯片堆栈。
背景技术
在已知的半导体封装构造中，导线架引脚已可同时作为芯片载体与电性转接媒介。例如，薄型小尺寸封装(TSOP，Thin Small Outline Package)、引脚在芯片上(LOC，Lead On Chip)或芯片在引脚上(COL，Chip On Lead)，其均是将芯片设置在导线架引脚，再利用封胶体密封芯片与导线架引脚。上述封装类型的导线架引脚可用以取代芯片承座(die pad)以提供芯片贴设。然而，其仅借由导线架引脚来支撑设置于其上方的芯片，常有支撑性不足导致模封位移的问题。
在模封注胶的过程中，受到模流压力的影响，会因导线架引脚的支撑性不足，造成导线架引脚产生晃动或位移，所以极可能发生打线、导线架引脚或芯片外露出封胶体的情形，使得封装不良率更加提高。为了降低内部组件不当外露的机率，会增加导线架引脚至封胶体边缘的距离，以使打线、导线架引脚或芯片不至于因为轻微的位移而外露出封胶体，导致封装尺寸变大，但也因此缩短了芯片的可堆栈高度，而无法堆栈更多的芯片。此外，频率或功率越高的芯片也相对地在运算时发出更多热量，而芯片与导线架引脚至封胶体边缘的距离越大则热阻越高，故散热效果有限。当芯片所产生的热能无法传递至外界而使得芯片的温度过高时，会产生积热现象，则容易造成芯片失效的问题。
在模封注胶的过程中，受到模流压力的影响，会因导线架引脚的支撑性不足，造成导线架引脚产生晃动或位移，所以极可能发生打线、导线架引脚或芯片外露出封胶体的情形，使得封装不良率更加提高。为了降低内部组件不当外露的机率，会增加导线架引脚至封胶体边缘的距离，以使打线、导线架引脚或芯片不至于因为轻微的位移而外露出封胶体，导致封装尺寸变大，但也因此缩短了芯片的可堆栈高度，而无法堆栈更多的芯片。此外，频率或功率越高的芯片也相对地在运算时发出更多热量，而芯片与导线架引脚至封胶体边缘的距离越大则热阻越高，故散热效果有限。当芯片所产生的热能无法传递至外界而使得芯片的温度过高时，会产生积热现象，则容易造成芯片失效的问题。
发明内容
本发明的主要目的在于提供一种使导线架引脚得到良好支撑并具有增进散热效能与增加芯片堆栈空间的功效的引脚在承座上的半导体封装构造。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。根据本发明所提供的一种引脚在承座上的半导体封装构造，主要包含两个或两个以上导线架引脚、第一芯片、引脚承座、黏胶以及封胶体。每一个导线架引脚具有第一表面、相对的第二表面以及两个或两个以上在第一表面与第二表面之间的侧面。该第一芯片贴设于所述导线架引脚的第一表面。该引脚承座具有承载面与外露面。该黏胶黏接该引脚承座的该承载面与所述导线架引脚的第二表面，以使该引脚承座贴设于所述导线架引脚，该黏胶更覆盖至所述导线架引脚的侧面。该封胶体密封该第一芯片、该黏胶、该导线架引脚的内引脚以及该引脚承座的承载面的周边，而使该引脚承座的该外露面为显露。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
在上述的半导体封装构造中，该封胶体完全包覆该黏胶。
在上述的半导体封装构造中，该引脚承座的该外露面的周边形成使该外露面的面积小于该承载面的面积的缺口。
在上述的半导体封装构造中，该封胶体填满该缺口。
在上述的半导体封装构造中，该缺口呈矩形或呈方形。
在上述的半导体封装构造中，所述半导体封装构造另包含有两个或两个以上第一焊线，所述第一焊线电性连接该第一芯片至所述导线架引脚。
在上述的半导体封装构造中，该黏胶密封所述第一焊线。
在上述的半导体封装构造中，该黏胶包含具有应力缓冲特性的绝缘树脂。
在上述的半导体封装构造中，该第一芯片具有两个或两个以上电性导通的第一硅通孔，所述第一硅通孔电性连接至所述导线架引脚。
在上述的半导体封装构造中，所述半导体封装构造另包含有至少一个第二芯片，所述第二芯片叠设于该第一芯片并相对远离所述导线架引脚。
在上述的半导体封装构造中，该第二芯片具有两个或两个以上电性导通的第二硅通孔。
在上述的半导体封装构造中，所述半导体封装构造另包含有两个或两个以上第一焊线，所述第一焊线电性连接该第二芯片至所述导线架引脚。
本发明的引脚在承座上的半导体封装构造，使导线架引脚得到良好支撑，在模封时引脚内端(被封胶部位)不会位移与外露，并且导线架引脚与引脚承座之间不会产生封胶气泡。此外，具有增进散热效能与增加可芯片堆栈空间的功效。并且，本发明引脚在承座上的半导体封装构造可避免水气侵入。
另外，本发明的引脚在承座上的半导体封装构造，可控制黏胶流布覆盖至导线架引脚的侧面而不会流布到引脚承座的外露面，确保黏胶的被包覆效果，同时增加封胶体结合引脚承座的固着力。
本发明的引脚在承座上的半导体封装构造，可以在有限的封装尺寸堆栈更多数量的芯片并有效电性连接至导线架引脚。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。根据本发明所提供的一种引脚在承座上的半导体封装构造，主要包含两个或两个以上导线架引脚、第一芯片、引脚承座、黏胶以及封胶体。每一个导线架引脚具有第一表面、相对的第二表面以及两个或两个以上在第一表面与第二表面之间的侧面。该第一芯片贴设于所述导线架引脚的第一表面。该引脚承座具有承载面与外露面。该黏胶黏接该引脚承座的该承载面与所述导线架引脚的第二表面，以使该引脚承座贴设于所述导线架引脚，该黏胶更覆盖至所述导线架引脚的侧面。该封胶体密封该第一芯片、该黏胶、该导线架引脚的内引脚以及该引脚承座的承载面的周边，而使该引脚承座的该外露面为显露。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
在上述的半导体封装构造中，该封胶体完全包覆该黏胶。
在上述的半导体封装构造中，该引脚承座的该外露面的周边形成使该外露面的面积小于该承载面的面积的缺口。
在上述的半导体封装构造中，该封胶体填满该缺口。
在上述的半导体封装构造中，该缺口呈矩形或呈方形。
在上述的半导体封装构造中，所述半导体封装构造另包含有两个或两个以上第一焊线，所述第一焊线电性连接该第一芯片至所述导线架引脚。
在上述的半导体封装构造中，该黏胶密封所述第一焊线。
在上述的半导体封装构造中，该黏胶包含具有应力缓冲特性的绝缘树脂。
在上述的半导体封装构造中，该第一芯片具有两个或两个以上电性导通的第一硅通孔，所述第一硅通孔电性连接至所述导线架引脚。
在上述的半导体封装构造中，所述半导体封装构造另包含有至少一个第二芯片，所述第二芯片叠设于该第一芯片并相对远离所述导线架引脚。
在上述的半导体封装构造中，该第二芯片具有两个或两个以上电性导通的第二硅通孔。
在上述的半导体封装构造中，所述半导体封装构造另包含有两个或两个以上第一焊线，所述第一焊线电性连接该第二芯片至所述导线架引脚。
本发明的引脚在承座上的半导体封装构造，使导线架引脚得到良好支撑，在模封时引脚内端(被封胶部位)不会位移与外露，并且导线架引脚与引脚承座之间不会产生封胶气泡。此外，具有增进散热效能与增加可芯片堆栈空间的功效。并且，本发明引脚在承座上的半导体封装构造可避免水气侵入。
另外，本发明的引脚在承座上的半导体封装构造，可控制黏胶流布覆盖至导线架引脚的侧面而不会流布到引脚承座的外露面，确保黏胶的被包覆效果，同时增加封胶体结合引脚承座的固着力。
本发明的引脚在承座上的半导体封装构造，可以在有限的封装尺寸堆栈更多数量的芯片并有效电性连接至导线架引脚。
附图说明
图1为根据本发明的第一具体实施例的引脚在承座上的半导体封装构造的截面示意图；
图2为根据本发明的第一具体实施例的该半导体封装构造的俯视图；
图3为根据本发明的第一具体实施例的该半导体封装构造横切两个或两个以上导线架引脚的局部截面示意图；
图4为根据本发明的第一具体实施例的该半导体封装构造使用不同外露面形状引脚承座的俯视图；
图5为根据本发明的第一具体实施例的该半导体封装构造使用不同外露面形状引脚承座的俯视图；
图6为根据本发明的第一具体实施例的该半导体封装构造使用不同外露面形状引脚承座的俯视图；
图7为根据本发明的第一具体实施例的该半导体封装构造使用不同外露面形状引脚承座的俯视图；
图8为根据本发明的第二具体实施例的另一种引脚在承座上的半导体封装构造的截面示意图；
图9为根据本发明的第二具体实施例的该半导体封装构造横切两个或两个以上导线架引脚的局部截面示意图。
附图标记说明
100半导体封装构造
110导线架引脚 111第一表面 112第二表面
113侧面
120第一芯片 121第一硅通孔
130引脚承座 131承载面 132外露面
133缺口 134标记
130A引脚承座 132A外露面 133A缺口
130B引脚承座 132B外露面 133B缺口
130C引脚承座 132C外露面 133C缺口
130D引脚承座 132D外露面 133D缺口
140黏胶 150封胶体
160第二芯片 161第二硅通孔
170焊线 180黏晶层
200半导体封装构造
210第一导线架引脚 211第一表面
212第二表面 213侧面
220第一芯片 221第一硅通孔
230引脚承座 231承载面 232外露面
233缺口
240黏胶 250封胶体
260第二芯片 261第二硅通孔
271第一焊线 272第二焊线 280黏晶层
290第二导线架引脚
291第三表面 292第四表面
图2为根据本发明的第一具体实施例的该半导体封装构造的俯视图；
图3为根据本发明的第一具体实施例的该半导体封装构造横切两个或两个以上导线架引脚的局部截面示意图；
图4为根据本发明的第一具体实施例的该半导体封装构造使用不同外露面形状引脚承座的俯视图；
图5为根据本发明的第一具体实施例的该半导体封装构造使用不同外露面形状引脚承座的俯视图；
图6为根据本发明的第一具体实施例的该半导体封装构造使用不同外露面形状引脚承座的俯视图；
图7为根据本发明的第一具体实施例的该半导体封装构造使用不同外露面形状引脚承座的俯视图；
图8为根据本发明的第二具体实施例的另一种引脚在承座上的半导体封装构造的截面示意图；
图9为根据本发明的第二具体实施例的该半导体封装构造横切两个或两个以上导线架引脚的局部截面示意图。
附图标记说明
100半导体封装构造
110导线架引脚 111第一表面 112第二表面
113侧面
120第一芯片 121第一硅通孔
130引脚承座 131承载面 132外露面
133缺口 134标记
130A引脚承座 132A外露面 133A缺口
130B引脚承座 132B外露面 133B缺口
130C引脚承座 132C外露面 133C缺口
130D引脚承座 132D外露面 133D缺口
140黏胶 150封胶体
160第二芯片 161第二硅通孔
170焊线 180黏晶层
200半导体封装构造
210第一导线架引脚 211第一表面
212第二表面 213侧面
220第一芯片 221第一硅通孔
230引脚承座 231承载面 232外露面
233缺口
240黏胶 250封胶体
260第二芯片 261第二硅通孔
271第一焊线 272第二焊线 280黏晶层
290第二导线架引脚
291第三表面 292第四表面
具体实施方式
根据本发明的第一具体实施例，提供一种引脚在承座上的半导体封装构造。请参阅图1及图2所示，一种引脚在承座上的半导体封装构造100主要包含两个或两个以上导线架引脚110、第一芯片120、引脚承座130、黏胶140以及封胶体150。请参阅图1及图3所示，每一个导线架引脚110具有第一表面111、相对的第二表面112以及两个或两个以上在第一表面111与第二表面112之间的侧面113(如图3所示)，其中该侧面113朝向相邻导线架引脚110的侧面，以构成引脚间隙。该些导线架引脚110可往外延伸出该封胶体150的侧边并弯折为海鸥脚或其它形状的外接脚，以使该半导体封装构造100可接合至外部印刷电路板(图中未绘出)。
如图1及图3所示，该第一芯片120贴设于该些导线架引脚110的第一表面111。可利用黏晶层180的黏贴，例如聚酰亚胺(PI)胶带等，使该第一芯片120黏设于该些导线架引脚110。该半导体封装构造100可另包含有两个或两个以上第一焊线170，其电性连接该第一芯片120至该些导线架引脚110。该些第一焊线170的一端连接至该第一芯片120的两个或两个以上电极，该些第一焊线170的另一端可连接至该些导线架引脚110的内端接指(finger)并位于该第二表面112。在本实施例中，该些导线架引脚110的内端接指形成于该芯片120上，以被夹合于该第一芯片120与该引脚承座130之间，借以稳固结合该些导线架引脚110，并使该些第一焊线170位于该第一芯片120与该引脚承座130之间。此外，该第一芯片120可具有两个或两个以上电性导通的第一硅通孔121，用以电性导通其它堆栈芯片并可借由该些第一焊线170电性连接至该些导线架引脚110。
如图1至图3所示，该引脚承座130具有承载面131与外露面132。该引脚承座130可选自于金属片、陶瓷片与虚芯片(dummy chip)的其中之一。较佳地，该引脚承座130具有良好散热性。如图1及图3所示，该引脚承座130的尺寸可略大于该第一芯片120的尺寸，但略小于该封胶体150的顶面面积，以提供该些导线架引脚110较佳的支撑效果。该承载面131可供该些导线架引脚110的设置，该外露面132相对远离该些导线架引脚110，并可显露于该封胶体150之外。在本实施例中，该引脚承座130的该外露面132的周边可形成缺口133，以使该外露面132的面积小于该承载面131的面积。请参阅图2所示，该外露面132可作为标记区域，在其上方形成有标记134，该标记134可用以标示该半导体封装构造100的品名规格(如：PTI TSOP(I)48L 43nm 32G ABL12062007 Taiwan)、制造日期或产地等。该标记134的形成方法可选自于镭射方式与油墨印刷的其中之一。
请参阅图1所示，该黏胶140黏接该引脚承座130的该承载面131与该些导线架引脚110的第二表面112，以使该引脚承座130贴设于该些导线架引脚110。请参阅图3所示，该黏胶140更覆盖至该些导线架引脚110的该些侧面113，以增加该黏胶140的黏贴面积，加强该些导线架引脚110与该引脚承座130的黏着力。该黏胶140可选用液态胶体或胶稠态胶体，例如液态环氧树脂或是胶稠态B阶黏胶(B-stage adhesive)，以增加该些导线架引脚110的该些侧面113的覆盖效果。较佳地，该黏胶140可包含具有应力缓冲特性的绝缘树脂，以提供应力吸收及缓冲的功能。在本实施例中，如图1所示，该黏胶140可密封该些第一焊线170。在黏贴该第一芯片120之后，该黏胶140可以印刷的方式形成于该些引脚110的第二表面112上，该黏胶140可更填入该些导线架引脚110之间的间隙(如图3所示)。或者，该黏胶140可预先形成于该引脚承座130的该承载面131。因此，在该封胶体150形成的过程中，该引脚承座130与该些导线架引脚110之间已被该黏胶140填满，不会产生气泡，该封胶体150可不需要再填入。由于该引脚承座130的该外露面132的面积小于该承载面131的面积并且在该外露面132的周边形成使该引脚承座130周边厚度减少的缺口133，故能控制该黏胶140流布覆盖至该些导线架引脚110的该些侧面113而不会流布到该引脚承座130的该外露面132及其侧边，确保该黏胶140的包覆效果。
请参阅图1所示，该封胶体150密封该第一芯片120、该黏胶140、该些导线架引脚110的一个部位以及该引脚承座130的一个部位，而使该引脚承座130的该外露面132为显露，其中该些导线架引脚110被密封部位为内引脚，该引脚承座130被密封部位包含该承载面131的周边。因此，该封胶体150可完全包覆该黏胶140，以避免因水气侵入而导致分层(delamination)。较佳地，该封胶体150可填满该缺口133，增加该封胶体150结合该引脚承座130的固着力。
因此，该些导线架引脚110得到良好支撑，其引脚内端不会位移与外露于该封胶体150之外。在封胶时借由该引脚承座130的支撑，使该些导线架引脚110与该第一芯片120能稳固地设置于该引脚承座130，所以该些导线架引脚110与该第一芯片120不会因为模流压力的影响，而有晃动或位移的现象。并可借由该黏胶140使该些导线架引脚110与该引脚承座130之间不会产生封胶气泡。此外，由于该引脚承座130的该外露面132显露于该封胶体150，故该第一芯片120在运算时所产生的热能可借由该黏胶140与该引脚承座130传递至外界，以增进散热效能并可增加芯片堆栈空间。
为了因应其它功能需求或为了增加内存容量，可在该第一芯片120上堆栈另一芯片。请参阅图1所示，该半导体封装构造100可另包含有至少一个第二芯片160，其叠设于该第一芯片120并相对远离该些导线架引脚110。在本实施例中，该第二芯片160可具有两个或两个以上电性导通的第二硅通孔161，可电性连接两个或两个以上堆栈第二芯片160。在一个实施例中，该些第二硅通孔161与该些第一硅通孔121可为纵向对应连通，以电性连接至第一芯片120，甚至可借由该些第一焊线170电性连接至该些导线架引脚110。
在一个实施例中，请参阅图2所示，该引脚承座130的该外露面132可为矩形，该缺口133可为矩形连续环形并被该封胶体150覆盖。在不同实施例中，请参阅图4所示，另一种引脚承座130A的外露面132A可为圆形，而该引脚承座130A的缺口133A为互补形状的连续环并被该封胶体150覆盖。在另一个实施例中，请参阅图5所示，一种引脚承座130B的外露面132B可为椭圆形，而该引脚承座130B的缺口133B也可为连续环形并被该封胶体150覆盖。在另一个实施例中，请参阅图6所示，一种引脚承座130C的外露面132C为矩形，而该引脚承座130C的缺口133C可形成于该引脚承座130C的两个相对侧边，可为条状并被该封胶体150覆盖。在另一个实施例中，请参阅图7所示，一种引脚承座130D的缺口133D可形成于该引脚承座130D的四角，可为方形并被该封胶体150覆盖。
在本发明的第二具体实施例中，提供另一种引脚在承座上的半导体封装构造。请参阅图8所示，该半导体封装构造200主要包含两个或两个以上第一导线架引脚210、第一芯片220、引脚承座230、黏胶240以及封胶体250，以上主要组件与第一具体实施例所述大致相同。请参阅图8及图9所示，每一个第一导线架引脚210具有第一表面211、相对的第二表面212以及两个或两个以上在第一表面211与第二表面212之间的侧面213(如图9所示)。该第一芯片220贴设于该些第一导线架引脚210的第一表面211。如图8及图9所示，可利用黏晶层280的黏贴，使该第一芯片220贴设于该些第一导线架引脚210，该黏晶层280更可局部覆盖该些第一导线架引脚210的该些侧面213，以增加该黏晶层280的黏贴面积，加强该些第一导线架引脚210与该第一芯片220的黏着力。在本实施例中，该半导体封装构造200可包含两个或两个以上第二导线架引脚290，其较短于该些第一导线架引脚210，而不被该第一芯片220所贴附，其中每一个第二导线架引脚290具有第三表面291与第四表面292。该些第二导线架引脚290如同该些第一导线架引脚210借由该黏胶240而被承载于该引脚承座230。该引脚承座230具有承载面231与外露面232。该第一芯片220可具有两个或两个以上电性导通的第一硅通孔221，可作为芯片堆栈的电性导通。该引脚承座230的该外露面232的周边可形成缺口233，以使该外露面232的面积小于该承载面231的面积并避免该黏胶240溢流污染至该外露面232而产生外露与模封溢胶。请再参阅图9所示，该黏胶240黏接该引脚承座230的该承载面231与该些第一导线架引脚210的第二表面212，以使该些第一导线架引脚210贴设于该引脚承座230，该黏胶240更覆盖至该些第一导线架引脚210的该些侧面213。在本实施例中，该黏胶240更可黏接该引脚承座230与该些第二导线架引脚290的第四表面292，以使该些第二导线架引脚290可贴设于该引脚承座230。该封胶体250密封该第一芯片220、该黏胶240、该些第一导线架引脚210的一个部位、该些第二导线架引脚290的一个部位以及该引脚承座230的一个部位，而使该引脚承座230的该外露面232为显露，以增加散热效果。
因此，该引脚承座230的组合关系能提供该第一芯片220与该第二芯片260在形成该封胶体250的过程中有效的引脚支撑效果，以避免受到模流压力影响而发生该些第一导线架引脚210、该些第二导线架引脚290、该第一芯片220的位移与倾斜问题。
在本实施例中，至少一个第二芯片260叠设于该第一芯片220并相对远离该些第一导线架引脚210。在本实施例中，该半导体封装构造200可另包含有两个或两个以上第一焊线271与两个或两个以上第二焊线272，其分别电性连接该第二芯片260至该些第一导线架引脚210与至该些第二导线架引脚290。请参阅图8所示，该第二芯片260可具有两个或两个以上电性导通的第二硅通孔261，其与该些第一硅通孔221为纵向贯通，用以电性导通该第一芯片220并可电性连接至该些第一焊线271与该些第二焊线272。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，本发明技术方案范围当依所附权利要求为准。任何熟悉本专业的技术人员可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，根据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
如图1及图3所示，该第一芯片120贴设于该些导线架引脚110的第一表面111。可利用黏晶层180的黏贴，例如聚酰亚胺(PI)胶带等，使该第一芯片120黏设于该些导线架引脚110。该半导体封装构造100可另包含有两个或两个以上第一焊线170，其电性连接该第一芯片120至该些导线架引脚110。该些第一焊线170的一端连接至该第一芯片120的两个或两个以上电极，该些第一焊线170的另一端可连接至该些导线架引脚110的内端接指(finger)并位于该第二表面112。在本实施例中，该些导线架引脚110的内端接指形成于该芯片120上，以被夹合于该第一芯片120与该引脚承座130之间，借以稳固结合该些导线架引脚110，并使该些第一焊线170位于该第一芯片120与该引脚承座130之间。此外，该第一芯片120可具有两个或两个以上电性导通的第一硅通孔121，用以电性导通其它堆栈芯片并可借由该些第一焊线170电性连接至该些导线架引脚110。
如图1至图3所示，该引脚承座130具有承载面131与外露面132。该引脚承座130可选自于金属片、陶瓷片与虚芯片(dummy chip)的其中之一。较佳地，该引脚承座130具有良好散热性。如图1及图3所示，该引脚承座130的尺寸可略大于该第一芯片120的尺寸，但略小于该封胶体150的顶面面积，以提供该些导线架引脚110较佳的支撑效果。该承载面131可供该些导线架引脚110的设置，该外露面132相对远离该些导线架引脚110，并可显露于该封胶体150之外。在本实施例中，该引脚承座130的该外露面132的周边可形成缺口133，以使该外露面132的面积小于该承载面131的面积。请参阅图2所示，该外露面132可作为标记区域，在其上方形成有标记134，该标记134可用以标示该半导体封装构造100的品名规格(如：PTI TSOP(I)48L 43nm 32G ABL12062007 Taiwan)、制造日期或产地等。该标记134的形成方法可选自于镭射方式与油墨印刷的其中之一。
请参阅图1所示，该黏胶140黏接该引脚承座130的该承载面131与该些导线架引脚110的第二表面112，以使该引脚承座130贴设于该些导线架引脚110。请参阅图3所示，该黏胶140更覆盖至该些导线架引脚110的该些侧面113，以增加该黏胶140的黏贴面积，加强该些导线架引脚110与该引脚承座130的黏着力。该黏胶140可选用液态胶体或胶稠态胶体，例如液态环氧树脂或是胶稠态B阶黏胶(B-stage adhesive)，以增加该些导线架引脚110的该些侧面113的覆盖效果。较佳地，该黏胶140可包含具有应力缓冲特性的绝缘树脂，以提供应力吸收及缓冲的功能。在本实施例中，如图1所示，该黏胶140可密封该些第一焊线170。在黏贴该第一芯片120之后，该黏胶140可以印刷的方式形成于该些引脚110的第二表面112上，该黏胶140可更填入该些导线架引脚110之间的间隙(如图3所示)。或者，该黏胶140可预先形成于该引脚承座130的该承载面131。因此，在该封胶体150形成的过程中，该引脚承座130与该些导线架引脚110之间已被该黏胶140填满，不会产生气泡，该封胶体150可不需要再填入。由于该引脚承座130的该外露面132的面积小于该承载面131的面积并且在该外露面132的周边形成使该引脚承座130周边厚度减少的缺口133，故能控制该黏胶140流布覆盖至该些导线架引脚110的该些侧面113而不会流布到该引脚承座130的该外露面132及其侧边，确保该黏胶140的包覆效果。
请参阅图1所示，该封胶体150密封该第一芯片120、该黏胶140、该些导线架引脚110的一个部位以及该引脚承座130的一个部位，而使该引脚承座130的该外露面132为显露，其中该些导线架引脚110被密封部位为内引脚，该引脚承座130被密封部位包含该承载面131的周边。因此，该封胶体150可完全包覆该黏胶140，以避免因水气侵入而导致分层(delamination)。较佳地，该封胶体150可填满该缺口133，增加该封胶体150结合该引脚承座130的固着力。
因此，该些导线架引脚110得到良好支撑，其引脚内端不会位移与外露于该封胶体150之外。在封胶时借由该引脚承座130的支撑，使该些导线架引脚110与该第一芯片120能稳固地设置于该引脚承座130，所以该些导线架引脚110与该第一芯片120不会因为模流压力的影响，而有晃动或位移的现象。并可借由该黏胶140使该些导线架引脚110与该引脚承座130之间不会产生封胶气泡。此外，由于该引脚承座130的该外露面132显露于该封胶体150，故该第一芯片120在运算时所产生的热能可借由该黏胶140与该引脚承座130传递至外界，以增进散热效能并可增加芯片堆栈空间。
为了因应其它功能需求或为了增加内存容量，可在该第一芯片120上堆栈另一芯片。请参阅图1所示，该半导体封装构造100可另包含有至少一个第二芯片160，其叠设于该第一芯片120并相对远离该些导线架引脚110。在本实施例中，该第二芯片160可具有两个或两个以上电性导通的第二硅通孔161，可电性连接两个或两个以上堆栈第二芯片160。在一个实施例中，该些第二硅通孔161与该些第一硅通孔121可为纵向对应连通，以电性连接至第一芯片120，甚至可借由该些第一焊线170电性连接至该些导线架引脚110。
在一个实施例中，请参阅图2所示，该引脚承座130的该外露面132可为矩形，该缺口133可为矩形连续环形并被该封胶体150覆盖。在不同实施例中，请参阅图4所示，另一种引脚承座130A的外露面132A可为圆形，而该引脚承座130A的缺口133A为互补形状的连续环并被该封胶体150覆盖。在另一个实施例中，请参阅图5所示，一种引脚承座130B的外露面132B可为椭圆形，而该引脚承座130B的缺口133B也可为连续环形并被该封胶体150覆盖。在另一个实施例中，请参阅图6所示，一种引脚承座130C的外露面132C为矩形，而该引脚承座130C的缺口133C可形成于该引脚承座130C的两个相对侧边，可为条状并被该封胶体150覆盖。在另一个实施例中，请参阅图7所示，一种引脚承座130D的缺口133D可形成于该引脚承座130D的四角，可为方形并被该封胶体150覆盖。
在本发明的第二具体实施例中，提供另一种引脚在承座上的半导体封装构造。请参阅图8所示，该半导体封装构造200主要包含两个或两个以上第一导线架引脚210、第一芯片220、引脚承座230、黏胶240以及封胶体250，以上主要组件与第一具体实施例所述大致相同。请参阅图8及图9所示，每一个第一导线架引脚210具有第一表面211、相对的第二表面212以及两个或两个以上在第一表面211与第二表面212之间的侧面213(如图9所示)。该第一芯片220贴设于该些第一导线架引脚210的第一表面211。如图8及图9所示，可利用黏晶层280的黏贴，使该第一芯片220贴设于该些第一导线架引脚210，该黏晶层280更可局部覆盖该些第一导线架引脚210的该些侧面213，以增加该黏晶层280的黏贴面积，加强该些第一导线架引脚210与该第一芯片220的黏着力。在本实施例中，该半导体封装构造200可包含两个或两个以上第二导线架引脚290，其较短于该些第一导线架引脚210，而不被该第一芯片220所贴附，其中每一个第二导线架引脚290具有第三表面291与第四表面292。该些第二导线架引脚290如同该些第一导线架引脚210借由该黏胶240而被承载于该引脚承座230。该引脚承座230具有承载面231与外露面232。该第一芯片220可具有两个或两个以上电性导通的第一硅通孔221，可作为芯片堆栈的电性导通。该引脚承座230的该外露面232的周边可形成缺口233，以使该外露面232的面积小于该承载面231的面积并避免该黏胶240溢流污染至该外露面232而产生外露与模封溢胶。请再参阅图9所示，该黏胶240黏接该引脚承座230的该承载面231与该些第一导线架引脚210的第二表面212，以使该些第一导线架引脚210贴设于该引脚承座230，该黏胶240更覆盖至该些第一导线架引脚210的该些侧面213。在本实施例中，该黏胶240更可黏接该引脚承座230与该些第二导线架引脚290的第四表面292，以使该些第二导线架引脚290可贴设于该引脚承座230。该封胶体250密封该第一芯片220、该黏胶240、该些第一导线架引脚210的一个部位、该些第二导线架引脚290的一个部位以及该引脚承座230的一个部位，而使该引脚承座230的该外露面232为显露，以增加散热效果。
因此，该引脚承座230的组合关系能提供该第一芯片220与该第二芯片260在形成该封胶体250的过程中有效的引脚支撑效果，以避免受到模流压力影响而发生该些第一导线架引脚210、该些第二导线架引脚290、该第一芯片220的位移与倾斜问题。
在本实施例中，至少一个第二芯片260叠设于该第一芯片220并相对远离该些第一导线架引脚210。在本实施例中，该半导体封装构造200可另包含有两个或两个以上第一焊线271与两个或两个以上第二焊线272，其分别电性连接该第二芯片260至该些第一导线架引脚210与至该些第二导线架引脚290。请参阅图8所示，该第二芯片260可具有两个或两个以上电性导通的第二硅通孔261，其与该些第一硅通孔221为纵向贯通，用以电性导通该第一芯片220并可电性连接至该些第一焊线271与该些第二焊线272。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，本发明技术方案范围当依所附权利要求为准。任何熟悉本专业的技术人员可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，根据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。