正面总线混合机构改变芯片上的正面(地址和数据)总线，使得当芯片位于印刷电路板的一侧时，可简化至位于印刷电路板的相对侧的第二芯片的连接。经简化的连接可以使复杂度降低并且使附加印刷电路板资源的消耗最小化。
电路阵列，所述电路阵列包括n个多路复用器电路，每个多路复用器电路用于接收来自具有n个信号的第一互连的一个信号和来自具有n个信号的第二互连的一个信号，所述第一互连和所述电路阵列位于第一芯片，所述第一互连被耦合到第二芯片的所述第二互连，所述第一和第二芯片置于印刷电路板上，每个互连具有n个信号，表示为第0，第1，第
2，...和第(n-1)个信号，其中所述电路阵列的第一多路复用器电路接收来自所述第一互连的第0个信号作为其第一输入，接收来自所述第二互连的第(n-1)个信号作为其第二输入，第二多路复用器电路接收来自所述第一互连的第1个信号作为其第一输入，接收来自所述第二互连的第(n-2)个信号作为其第二输入，...所述电路阵列的第(n-1)多路复用器电路接收来自所述第一互连的第(n-2)个信号作为其第一输入，接收来自所述第二互连的第1个信号作为其第二输入，以及所述电路阵列的第n多路复用器电路接收来自所述第一互连的第(n-1)个信号作为其第一输入，接收来自所述第二互连的第0个信号作为其第二输入；以及耦合到每个多路复用器电路的选择电路，其中当激活选择信号时，使得所述电路阵列的每个多路复用器电路发送其第二输入作为其输出。
2.如权利要求1所述的混合机构，其特征在于，所述多路复用器电路的数目等于每个互连中信号的数目。
3.如权利要求1所述的混合机构，其特征在于，所述第一互连和所述第二互连在没有交叉的信号连接情况下耦合。
4.如权利要求1所述的混合机构，其特征在于，n是奇数，而来自所述第一互连和所述第二互连的(n-1)/2+1个信号不被交换。
5.如权利要求1所述的混合机构，其特征在于，所述第一芯片和所述第二芯片置于所述印刷电路板的同一侧。
6.如权利要求1所述的混合机构，其特征在于，所述第一芯片置于所述印刷电路板的第一侧，所述第二芯片置于所述印刷电路板的第二侧。
第一芯片，所述第一芯片包括第一互连总线，所述第一互连总线包括n个第一信号，其中n是偶数整数；
第二芯片，所述第二芯片包括第二互连总线，所述第二互连总线包括n个第二信号；
多路复用器阵列，所述多路复用器阵列的每个多路复用器接收所述n个第一信号其中之一和所述n个第二信号其中之一，所述多路复用器阵列包括：第一多路复用器，接收所述n个第一信号的第1个信号作为第一输入，接收所述n个第二信号的第n个信号作为第二输入；
第二多路复用器，接收所述n个第一信号的第2个信号作为第一输入，接收所述n个第二信号的第(n-1)个信号作为第二输入...，第(n-1)多路复用器，接收所述n个第一信号的第(n-1)个信号作为第一输入，接收所述n个第二信号的第2个信号作为其第二输入，以及第n多路复用器，接收所述n个第一信号的第n个信号作为第一输入，接收所述n个第二信号的第1个信号作为其第二输入，以及耦合到所述多路复用器阵列中的每个多路复用器的混合选择，所述混合选择用于控制每个多路复用器的输出；
其中所述混合选择或者选择所述多路复用器阵列中的所有多路复用器或者取消选择所述多路复用器阵列中的所有多路复用器；
其中所述混合机构使所述第一互连总线能够在没有信号交叉的情况下耦合到所述第二互连总线。
8.如权利要求7所述的系统，其特征在于，所述第一芯片和所述第二芯片置于印刷电路板的一侧。
9.如权利要求7所述的系统，其特征在于，所述第一芯片和所述第二芯片置于印刷电路板的相对侧。
芯片互连混合机构
技术领域
[0001] 本申请涉及印刷电路板上芯片间的连接。
背景技术
[0002] 当要连接的两个芯片位于印刷电路板(PCB)的同一侧时，该芯片可容易地放置成使得每个芯片上的互连总线彼此相邻地对齐。在这种配置中，第一芯片的总线和第二芯片的总线之间的连接是简单的。
[0003] 然而，当两个芯片位于PCB的相对侧时，互连总线可能无法对齐。此外，有时两个芯片位于PCB的同一侧，但它们的互连总线不能对齐。要形成以这种形式放置的芯片间的连接可以通过使连接器交叉来实现，诸如按照“X”结构。总线线路的交叉会增加布线的复杂度，可能消耗额外的资源并且很可能消耗额外的PCB层。
[0004] 因此，存在对克服现有技术的缺点的连接机构的持续需求。
附图说明
[0005] 通过参考以下详细描述并结合附图，能更容易认识到并更好地理解本发明的上述各个方面以及很多伴随的优点，除非特别说明，否则其中同样的附图标记在所有各个图中指的是同样的部件。
[0006] 图1为根据现有技术的系统示意图，其中两个互连芯片位于印刷电路板的一侧；
[0007] 图2为根据现有技术的系统示意图，其中两个互连芯片位于印刷电路板的相对侧；
[0008] 图3为根据现有技术的系统示意图，其中两个互连芯片位于印刷电路板的一侧，但芯片间的互连不简单；
[0009] 图4为根据一些实施例的混合(swizzle)选择启用的芯片互连混合机构的框图；
[0010] 图5为根据一些实施例的图4的混合选择被禁用的芯片互连混合机构的框图；
[0011] 图6为根据一些实施例的包括MUX阵列的图4和图5的芯片互连混合机构的框图；以及
[0012] 图7示出了根据一些实施例，如何使用图4的芯片互连混合机构混合数据总线的框图。
具体实施方式
[0013] 根据这里描述的实施例，公开了一种芯片互连混合机构。该芯片互连混合机构改变芯片上的互连总线使得无论芯片在什么位置都能简化到第二芯片的连接。简化后的连接可以降低复杂度并且使附加印刷电路板资源的消耗最小化。
[0014] 在以下详细描述中，对附图进行了参考，附图作为说明示出其中可实施芯片互连混合机构的具体实施例。然而，应该理解，其它实施例对本领域普通技术人员在阅读此公开文件后将变得显而易见。例如，附图示出中央处理单元(CPU)和芯片组互连。然而，这里描述的原理也可以运用到许多不同的芯片组件上，不应认为限定于给出的示例中。因此，以下详细描述不应解释为限定性的含义，因为正面总线混合机构的范围由权利要求所限定。
[0015] 图1为根据现有技术的系统40的示意图，该系统包括带有两个要互连的芯片的印刷电路板(PCB)50。PCB 50上装有中央处理单元(CPU)20和芯片组30。芯片组30可以是多功能芯片组，诸如图形和存储器控制器集线器。CPU 20包括核22和互连总线24；同样地，芯片组30包括核32和互连总线34。所示总线24、34具有64条信号线，尽管可以存在任意数量的信号线，只要总线24的数目和总线34的数目相同即可。在封装的顶部用方向印记“F”26标记CPU 20，且该标记用于指示每个芯片的方向。芯片组30同样标记有“F”36。方向印记26、36用于使后面的描述中方向清晰。
[0016] 箭头表示CPU 20和芯片组30的互连，且虚线指代总线的最低有效位，实线指代总线的最高有效位。为了连接互连总线24、34，CPU20的互连信号(IS)0 24被连接到芯片组30的互连信号0 34；IS 1 24被连接到IS 1 34；IS 224被连接到IS 2 34；...；以及IS
63 24被连接到IS 63 34。由于CPU 20和芯片组30位于PCB 50的同一侧，所以将两个芯片放置成使连接复杂度和PCB资源的消耗最小化是可能的。
[0017] 当芯片不在PCB的同一侧时，它们的互连会变得更加复杂。例如，在图2中，根据现有技术示意性地描述了包括双侧PCB的系统80。此时，CPU 20位于PCB的第一侧60而芯片组30位于PCB的第二侧70(相对侧)。芯片组30上的方向印记36示出当前视图为透过PCB 50，查看芯片组的底部。为了连接互连总线24、34，在连接线72和74(以及未示出的中间连接线)之间做交叉。在其它方面，互连信号如图1所示地连接(IS 0 24被连接到IS 0 34；...；IS 63 24被连接到IS 63 34)，但连接线72、74(以及其它连接线)的交叉仍旧会增加系统的复杂度。此外，连接复杂度会导致系统设计者为了成功将CPU20连接到芯片组30而使用更多资源。
[0018] 图3根据现有技术利用系统80的示意图描述CPU 28和芯片组38之间的又一种结构。在系统80中，CPU 28和芯片组38在PCB 50的同一侧。然而，CPU 28上的互连44与芯片组38上的互连54不“匹配”。也就是说，CPU 28上的管脚位置与芯片组38上的管脚位置不匹配，从而导致连接线72、74(以及其它连接线)交叉。在一些实施例中，这样的交叉增加设计的复杂度和成本。
[0019] 在图2和图3的结构中，CPU和芯片组之间的该组信号排列成使得它们必需在PCB内互相交叉以便成功互相连接。
[0020] 图4和图5根据一些实施例示意性地示出芯片互连混合机构100，用于混合芯片的一个或多个总线。在图4和图5中，图1的系统40被分别替换为系统40B和40C，其现在各自包括混合机构100。在图4中，中央处理单元(CPU)20的一个或多个总线被混合(混合开)，而在图5中，一个或多个总线未被混合(混合关)。用在总线的背景下术语“混合”指的是切换总线的信号连接器，使得编号小的连接器占用之前由编号大的连接器所占用的位置，而编号大的连接器占用之前由编号小的连接器所占用的位置。
[0021] 芯片互连混合机构100可被构造成将物理互连信号从互连24传递到CPU核22(混合关)。相应地，混合机构100可包括多个单个电路以形成电路阵列。混合机构100还可被构造成混合物理信号，使得互连24上的物理管脚0被布线到CPU核22上的管脚63而不是该CPU核上的管脚0。这推广到CPU核22的比特1取得来自接口24的物理比特1或者物理比特62，CPU核22的比特2取得来自接口24的物理比特2或者物理比特61等等。该方法允许本来发生在芯片组30之上的接口34和CPU 20上的接口24之间的十字交叉改为发生在CPU 20之内。芯片互连混合机构100因此去掉所添加的印刷电路板复杂区域以及可能的穿过PCB十字交叉的多层。
[0022] 根据一些实施例，芯片互连混合机构100的混合行为利用混合选择信号72来启用。混合选择信号72可从多处产生，诸如CPU 20的输入或者CPU 20内的内部设置，如熔断器或者控制寄存器。用类似的方法，混合机构100的实现通过促使混合在CPU内部而不是通过PCB进行解决了芯片组安装于主板两侧的情况。使用芯片互连混合机构100，不论PCB 50上的组件如何放置，CPU20的总线都可以被混合从而使总线漂亮地连接。
[0023] 在图5中，系统40C在混合关的状态下工作。在这种结构中，混合选择72无效，导致互连24上的物理管脚0..63传递到CPU核22的管脚0..63。
[0024] 图6示出根据一些实施例芯片的连接混合机构100使用MUX阵列90的操作。为了说明，使用32位地址总线26，且每个地址信号标示为ADDR0，...，ADDR31。MUX阵列90包括一系列多路复用器，MUX70A，70B，...，70C(统称MUX 70)，地址总线上的每个地址对应一个多路复用器。地址信号ADDR0和ADDR31位于总线的两端，作为输入馈送到第一MUX；地址信号ADDR1和ADDR30作为输入馈送到第二MUX；地址信号ADDR2和ADDR29作为输入馈送到第三MUX；诸如此类，直到MUX阵列90中的最后一个MUX接收地址信号ADDR1和ADDR31(和第一MUX同样的信号，除来自不同互连外)。MUX阵列90中的每个MUX 70从两个互连接收两个信号的特定组合。混合选择72选择两个输入信号中的哪个作为每个MUX 70的输出。混合选择72或者选择MUX阵列90中所有MUX 70或者取消选择所有MUX。在混合后，两个芯片的互连可在没有任何交叉信号连接的情况下互相接合。
[0025] 归纳之，对于具有从0至n-1的n个信号的两个总线，芯片互连混合机构100的MUX阵列90包括n个MUX用于执行非选通信号混合。第一MUX采用第一总线的第0信号和第二总线的第n-1信号作为输入；第二MUX采用第一总线的第1信号和第二总线的第n-2信号作为输入；...；第n-1MUX采用第一总线的第n-2信号和第二总线的第1信号作为输入；以及第n MUX采用第一总线的第n-1信号和第二总线的第0信号作为输入。
[0026] 除连接线被逐个信号地交换以外，芯片互连混合机构100保证选通信号被混合，以使其仍属于相应的数据组。这一特征在图7，即在连接两个63位数据总线的示例中进一步说明。在一些实施例中，数据选通线如下交换：
[0027] DSTB[0]/DSTB[0]#<<-->>DSTB[3]/DSTB[3]#
[0028] DSTB[1]/DSTB[1]#<<-->>DSTB[2]/DSTB[2]#
[0029] 因此，MUX阵列90包括用于混合互连的选通信号的附加MUX 70，选通MUX或者数据选通MUX。在两个芯片具有地址总线的情形中，地址选通线可以如下被交换：
[0030] ADS[0]#<<-->>ADS[1]#
[0031] 图5中示出地址选通作为MUX 70D的输入，MUX 70D即为地址选通MUX。在一些实施例中，在互连具有奇数个选通线的情形中，中间的选通线不会被交换。
[0032] 芯片互连混合机构100可以扩展到其它大型平行总线。机构100能够混合一条以上的总线，如图4和图5所示。在一些实施例中，芯片互连混合机构100是有优势的，因为它简化了印刷电路板上的总线连接。如果总线信号(可以包括100个以上的信号)的每一个排成列，则这大量简化两个芯片的连接。此外，印刷电路板设计者可以使总线非常紧凑以便消耗尽可能少的资源从而节省成本。
[0033] 芯片互连混合机构100的新颖性在于混合可以极高频率工作并且必需遵守严格的信号集成需求的大型平行总线上实现。
[0034] 尽管已经参照有限个实施例描述了本申请，但本领域的技术人员应该意识到由此引出的众多修改和变型。所附权利要求旨在覆盖落入本发明的真正精神和范围之内的这些修改和变型。
