具有由逻辑单元的单元邻接形成的信号总线的集成电路

摘要

一种具有由逻辑单元的单元邻接形成的信号总线的集成电路。该集成电路包括至少两个逻辑单元。该信号总线通过所述至少两个逻辑单元的单元邻接而形成。该信号总线被配置为用以接收信号并将该信号分配给所述至少两个逻辑单元的每一个。

权利要求

1.一种集成电路，包括：

至少两个逻辑单元(211，212，213)；以及

休眠总线(260)，通过所述至少两个逻辑单元的单元邻接而形成，并被配置为用以接收休眠信号并将所述休眠信号分配给所述至少两个逻辑单元的每一个。

2.如权利要求1所述的集成电路，其中所述休眠总线跨接所述至少两个逻辑单元。

3.如权利要求1所述的集成电路，其中从第一半导体层形成所述休眠总线，所述第一半导体层包括多晶硅层。

4.如权利要求1所述的集成电路，还包括休眠管脚(240)，其连接到所述休眠总线并被配置为用以接收所述休眠信号。

5.如权利要求4所述的集成电路，还包括休眠电路，其连接到所述至少两个逻辑单元，并被配置为用以从所述休眠总线接收所述休眠信号并根据所述休眠信号控制在所述至少两个逻辑单元中的功耗。

6.如权利要求5所述的集成电路，其中所述休眠电路包括一个或多个休眠晶体管(251)，其中，从第二半导体层形成所述一个或多个休眠晶体管的漏极，所述一个或多个休眠晶体管包括NMOS晶体管；或者所述一个或多个休眠晶体管包括PMOS晶体管。

7.一种传送休眠信号的方法，包括：

利用通过至少两个逻辑单元(211，212，213)的单元邻接而形成的休眠总线(260)来接收休眠信号；以及将所述休眠信号分配给所述至少两个逻辑单元的每一个。

8.如权利要求7所述的方法，其中所述休眠总线跨接所述至少两个逻辑单元。

9.如权利要求7所述的方法，其中分配所述休眠信号的步骤包括利用从第一半导体层形成的所述休眠总线的步骤，所述第一半导体层包括多晶硅层。

10.如权利要求7所述的方法，还包括从连接到所述休眠总线的休眠管脚(240)接收所述休眠信号的步骤。

11.如权利要求7所述的方法，还包括利用休眠电路的步骤，所述休眠电路被配置为用以控制在所述至少两个逻辑单元中的功耗。

12.如权利要求11所述的方法，其中所述休眠电路包括一个或多个休眠晶体管(251)，从第二半导体层形成所述一个或多个休眠晶体管的漏极，所述一个或多个休眠晶体管包括NMOS晶体管；或者所述一个或多个休眠晶体管包括PMOS晶体管。

13.一种标准单元库，包括：

至少两个逻辑单元(211，212，213)；

所述至少两个逻辑单元被配置为通过所述至少两个逻辑单元的单元邻接而形成休眠总线(260)，并且所述休眠总线被配置为用以接收休眠信号并将所述休眠信号分配给所述至少两个逻辑单元的每一个。

说明书

具有由逻辑单元的单元邻接形成的信号总线的集成电路

[0001] 相关申请的交叉引用

[0002] 本申请要求在2005年5月13日提出的第60/680,888号题为“IntegratedCircuit Layout with Sleep Transistors”的美国临时申请的利益，其内容合并与此以资参考。

技术领域

[0003] 本发明总的涉及集成电路，具体地涉及具有由逻辑单元的单元邻接形成的信号总线的集成电路。

背景技术

[0004] 集成电路的很多设计使用标准的单元库。所述标准的单元库提供逻辑单元的构建块，以允许设计者从电路设计快速进行到半导体芯片制造和测试。使用金属互连以将信号关联到集成电路中的每一个逻辑单元。

[0005] 使用金属互连以将信号分配给逻辑单元的一个实例是用于休眠晶体管的休眠信号。已经将休眠晶体管添加到在标准单元库中可用的逻辑单元的功能中。休眠晶体管由休眠信号控制，并提供在各逻辑单元中控制功耗的功能。

[0006] 休眠信号可以由休眠晶体管使用，以将各逻辑单元切换至休眠模式。在休眠模式下，降低了各逻辑单元的功耗。休眠晶体管在以低功耗为重要特征的使用集成电路的装置中尤其重要，例如手机或移动计算机。

[0007] 因为集成电路中的空间有限，因此需要最小化由休眠晶体管和相关电路占用的空间。在标准单元增加休眠晶体管使得逻辑单元的高度增加。所增加的休眠晶体管也需要额外的布线资源，而由于预先设计了集成电路的版图，所以布线资源受到了限制。在具有休眠晶体管的每一个单独的逻辑单元中还需要单独的休眠管脚，以接收休眠信号。因此，在标准单元增加休眠晶体管的结果是增加了复杂度，从而可导致版图拥挤和阻塞。

[0008] 图1是现有技术中使用休眠电路的集成电路版图100的示意图。集成电路版图100包括4个逻辑单元111、112、113和114。集成电路版图100还包括VDD电源总线120、VDD端口(tap)125、VSS电源总线130、VSS端口135、休眠管脚140、休眠晶体管150和栅极
160。集成电路版图100具有高度180。

[0009] 逻辑单元111从由休眠晶体管150控制的VDD电源总线120和VSS电源总线133获取电源。逻辑单元111包括连接到休眠管脚140的休眠晶体管150和栅极160。可以将休眠晶体管150配置为，响应于在休眠管脚140接收到的休眠信号而导通和切断到逻辑单元111的VSS供电，从而控制逻辑单元111中的功耗。

[0010] 每一个逻辑单元111、112、113和114包括含有与休眠晶体管150基本类似的休眠晶体管的休眠电路。休眠管脚140需要使用通路的金属层和第二金属互连传输线，以从每一个逻辑单元111、112、113和114连接休眠管脚，因此休眠管脚140需要两个布线资源，金属层和金属互连。另外，可以根据路径的增量来定义逻辑单元，从而当对金属互连布线时，路径的数目是整数。在图1中，休眠电路的增加需要对金属互连布线的额外路径，从而使得逻辑单元111、112、113和114的高度180和面积增加约11％。

[0011] 在另一个实例中，多阈值互补金属氧化物半导体(MTCMOS)集成电路使用位于集成电路的一个区域中的一个或多个休眠晶体管。从多个逻辑单元将虚地布线选择到休眠晶体管的漏极，从而控制多个逻辑单元的供电。然而，MTCMOS遇到电迁移现象。因为该虚地承载有脉冲直流电，因此电迁移限制了集成电路的长期可靠性。另外，使用虚地通常在单元中需要另一高度路径。

[0012] 因此，增加包括休眠晶体管的休眠电路到标准单元库中的各逻辑单元具有多个缺点。所述缺点包括增加了逻辑单元的高度、增加了金属层、拥挤和由此产生的在每一个逻辑单元中难以对休眠管脚布线，以及在MTCMOS实例中的电迁移问题。

发明内容

[0013] 本发明通过提供具有由逻辑单元的单元邻接形成的信号总线的集成电路解决上述问题。该集成电路包括至少两个逻辑单元。该信号总线通过所述至少两个逻辑单元的单元邻接而形成。该信号总线被配置为用以接收信号并将该信号分配给所述至少两个逻辑单元的每一个。

[0014] 可以从包括多晶硅层的第一半导体层形成该信号总线。该信号总线可以包括休眠总线，该休眠总线用于将休眠信号分配给所述至少两个逻辑单元的每一个。休眠管脚可以连接到该休眠总线并可以接收该休眠信号。休眠电路可以连接到所述逻辑单元并可以从该休眠总线接收休眠信号，以及可以根据该休眠信号来控制所述逻辑单元中的功耗。该休眠电路可以包括一个或多个休眠晶体管。可以从第二半导体层形成所述休眠晶体管的漏极。所述休眠晶体管可以包括NMOS晶体管或PMOS晶体管。

[0015] 本发明的各种实施例包括一种方法，该方法包括利用由至少两个逻辑单元的单元邻接形成的信号总线接收信号，以及将该信号分配给所述至少两个逻辑单元的每一个。

附图说明

[0016] 图1是现有技术中使用休眠电路的集成电路版图的示意图；

[0017] 图2是在本发明的示例性实现中使用休眠电路的集成电路版图的示意图；

[0018] 图3是在本发明的示例性实现中用于反相器逻辑单元的集成电路版图的示意图；

[0019] 图4是在本发明的示例性实现中用于反相输入的二输入NAND门逻辑单元的集成电路版图的示意图；

[0020] 图5是在本发明的示例性实现中用于被该休眠总线绕开的非休眠反相器逻辑单元的集成电路版图的示意图；

[0021] 图6是在本发明的示例性实现中用于触发器逻辑单元的集成电路版图的示意图；以及

[0022] 图7是在本发明的示例性实现中使用共享休眠晶体管的集成电路版图的示意图。

具体实施方式

[0023] 此处所讨论的实施例是本发明的说明性实例。当参考说明来描述本发明的这些实施例时，对于本领域的技术人员而言，所描述的方法和/或特定结构的各种修改或修正变得明显。认为依靠本发明的教导的所有此种修改、修正或变更仍在本发明的范围内，并且通过这些修改、修正或变更使得这些教导促进了本领域的发展。因此，这些描述和附图不应被认为具有限制意义，需要明白的是本发明并不仅受所说明的实施例所限制。

[0024] 该集成电路包括至少两个逻辑单元和通过所述至少两个逻辑单元的单元邻接而形成的信号总线。将该信号总线配置为接收信号并将该信号分配给所述至少两个逻辑单元的每一个。一个优点是该信号总线可以使所述逻辑单元的总面积缩小。第二个优点是在该集成电路设计工艺期间该信号总线的布线简单。第三个优点是使用由单元邻接形成的信号总线的逻辑单元的性能没有降低。

[0025] 由单元邻接形成的信号总线包括通过在所述逻辑单元的边缘连接相邻的逻辑单元而形成的电路。当制造逻辑单元时，可以通过跨接多个逻辑单元的一个半导体层(例如多晶硅层)来连接这些邻接区。因而形成的信号总线可以将信号分配给该多晶硅层所在的每一个逻辑单元。

[0026] 利用所述逻辑单元的单元邻接，可以通过该信号总线将各种信号分配给所述逻辑单元。该信号总线的一个实例是休眠总线。图2至图7及相关说明揭示了利用休眠总线来分配休眠信号。然而，本领域的技术人员应该理解其它实施例也包括利用信号总线分配其它信号。

[0027] 图2是在本发明的示例性实现中使用休眠电路的集成电路版图200的示意图。该集成电路版图200在半导体衬底上被制造并由掺杂区和掺杂层、金属层以及多晶硅层的多个层形成。该集成电路版图200包括逻辑单元211、212和213、单元214、VDD电源总线220、VDD端口225、天线二极管227、VSS电源总线230、VSS端口235、休眠管脚240、休眠晶体管250、休眠总线260、n+扩散区265和邻接区270。该集成电路版图200具有高度280。

[0028] 出于简单目的，图2仅描述了三个逻辑单元211、212和213。然而，在其它实施例中，集成电路可以包括多个逻辑单元。逻辑单元211是该集成电路版图200中的逻辑单元版图的实例。其它逻辑单元诸如逻辑单元212和213可以具有与逻辑单元211类似的版图和结构。

[0029] 逻辑单元是主要设计用于执行例如布尔运算的逻辑功能的标准单元。逻辑单元还可以执行一系列的逻辑功能。将逻辑单元211、212和213配置为执行以下逻辑功能，其包括但不限于反相器、NOR门、NAND门、触发器和加法器。逻辑单元211、212和213分别在每一个逻辑单元的顶部连接到VDD电源总线220。VDD端口225也连接到VDD电源总线220。

[0030] 在各种实施例中，休眠晶体管250包括由休眠总线260的一部分覆盖的下层n+扩散区265的一部分。休眠总线260由多晶硅层形成。由休眠总线260的一部分覆盖的下层n+扩散区265的一部分组合形成NMOS晶体管，例如休眠晶体管250。通过包括该多晶硅层的休眠总线260的一部分形成休眠晶体管250的栅极。逻辑单元212包括休眠晶体管251，其执行与逻辑单元211中的休眠晶体管250相同的功能。

[0031] 休眠电路是连接到所述逻辑单元并被配置为从该休眠总线接收休眠信号以及根据该休眠信号来控制所述逻辑单元中的功耗的任何电路。例如，逻辑单元212中的休眠电路包括由下层n+扩散区266的一部分和休眠总线260的一部分形成的休眠晶体管251。由于有限的可用空间和在逻辑单元211、212和213的每一个中实现的逻辑类型，该休眠电路的版图在每一个逻辑单元中不同。

[0032] 在其它实施例中，休眠电路可以利用通过下层p+扩散区的一部分(未示出)覆盖多晶硅层的PMOS晶体管(未示出)而实现。在这些实施例中，可以将包括PMOS晶体管的休眠电路置于与VDD电源总线220邻近。图2至图7和相关说明揭示了包括一个或多个NMOS晶体管的休眠电路。例如，图2讨论了在每一个逻辑单元中具有一个NMOS晶体管的休眠电路。在以下图6中讨论的另一个实施例中，揭示了在一个逻辑单元中具有多个NMOS晶体管的休眠电路。在以下图7中讨论的另一个实施例中，揭示了在三个逻辑单元中共享一个NMOS晶体管的休眠电路。然而，本领域的技术人员应该理解各种实施例可以包括含有一个或多个PMOS晶体管的休眠电路以及含有NMOS和PMOS晶体管的休眠电路。

[0033] 逻辑单元211和212通过含有休眠晶体管250和251的休眠电路连接到VSS电源总线230，从而使得休眠晶体管250和251可以控制到逻辑单元211及212的供电。响应于来自休眠总线260的休眠信号，休眠晶体管250和251控制到逻辑单元211及212的供电。休眠管脚240连接到休眠总线260，并且休眠管脚240为该休眠信号提供外部连接(未示出)。

[0034] 休眠总线是可以配置为将休眠信号分配给每一个逻辑单元中的休眠电路的任何结构。例如，休眠总线260形成跨接所述逻辑单元211、212、213的每一个和单元214的连续半导体层。因为所述逻辑单元211、212和213相邻，因此通过单元邻接将休眠总线260连接到所述逻辑单元211、212和213的每一个。图2描述了连接逻辑单元211和逻辑单元212之间的休眠总线260的邻接区270。

[0035] 该集成电路版图200的一个优点是减少了逻辑单元的高度和面积。例如，休眠总线260和休眠晶体管250及251控制到逻辑单元211和212的供电。使用休眠总线260，可以将一个VSS端口235放置在单元214中，而不是每一个逻辑单元中。另外，将VDD端口225的实例从逻辑单元211、212和213除去，并在单元214中放置一个VDD端口225。因此，更多的空间可以用于实现逻辑单元211、212和213中的逻辑功能，或可选择地缩小逻辑单元的总大小且因而缩小集成电路的大小。在一个实施例中，逻辑单元211、212及213的高度280和面积比图1的现有技术约少11％。

[0036] 该集成电路版图200的第二个优点是在集成电路设计工艺期间休眠总线的布线简单。休眠总线260可以如电源总线或接地总线一样布线。另外，在单元214中使用休眠总线260和放置VDD端口225和VSS端口235可以利用9条路径来实现逻辑单元211、212和213。根据对金属互连布线的需求，诸如逻辑单元211、212和213的逻辑单元高度280可以具有所需路径整数的特征。在图1所示的现有技术中，由于需要对金属互连布线以连接到休眠管脚140的每一个实例，休眠电路的增加需要总共10条路径，从而增加了版图的复杂性。在一个实施例中，具有休眠电路的逻辑单元在高度和面积上约缩小11％。可选择地，该集成电路版图200包括在半导体制造工艺期间用于静电放电保护的在单元214中的天线二极管227。

[0037] 第三个优点是具有休眠电路的逻辑单元的性能没有降低。因为在该集成电路版图200中对于逻辑单元211、212和213有更多的可用空间，所以逻辑单元211、212和213具有基本上类似于或优于图1的现有技术的性能。在一些实施例中，在逻辑单元211、212和213中，可以将NMOS晶体管放置的比PMOS晶体管低。因为这些因素，通过逻辑单元211、212和
213的延迟时间基本上类似于或优于图1的现有技术。

[0038] 利用单元邻接，可以将一个多晶硅层配置为将其它信号分配给逻辑单元211、212和213的每一个。在此实施例中，信号总线将信号分配给多个逻辑单元211、212和213。

[0039] 在图2所示的实施例中，VDD电源总线220的VDD端口225没有放置在每一个逻辑单元211、212和213中。而是将VDD端口225放置在单元214中。VDD电源总线220通过VDD端口225连接到电源。休眠总线260还连接到单元214中的休眠管脚240。另外，在单元214中放置VSS端口235。可选择地，以每25微米或由集成电路铸造所需的其它间距放置单元214。

[0040] 图3是在本发明的示例性实现中反相器逻辑单元300的集成电路版图的示意图。该反相器逻辑单元300包括VDD电源总线220、VSS电源总线230、休眠晶体管350、休眠总线260、n+扩散区365、休眠总线260的左延伸部371、休眠总线260的右延伸部372和n阱
375。该反相器逻辑单元300具有高度380。

[0041] 休眠总线360的左延伸部371和休眠总线360的右延伸部372示出了单元邻接区。当至少两个逻辑单元(例如任何逻辑单元211、212、213或反相器逻辑单元300)彼此相邻放置时，休眠总线260跨接这些逻辑单元。从而休眠总线260通过单元邻接连接所述至少两个逻辑单元，并且将该休眠信号分配给其它休眠晶体管，如上所述。在此实施例中，因为仅需要9条路径，因此该反相器逻辑单元300的高度380和面积比图1的现有技术约少11％。

[0042] 图4是在本发明的示例性实现中反相输入的二输入NAND门逻辑单元400的集成电路版图的示意图。反相输入的二输入NAND门逻辑单元400包括VDD电源总线220、VSS电源总线230、休眠晶体管450、休眠总线260、n阱475、休眠总线260的左延伸部471和休眠总线260的右延伸部472。反相输入的二输入NAND门逻辑单元400具有高度480。

[0043] 图4描述了含有休眠总线260的左延伸部471和休眠总线260的右延伸部472的休眠总线260，以示出单元邻接区。在此实施例中，因为仅需要9条路径，因此高度480比图1的现有技术约少11％。因此，相比图1的现有技术，该反相输入的二输入NAND门400的面积约减少了11％。

[0044] 图5是非休眠反相器逻辑单元500的集成电路版图的示意图。在本发明的示例性实现中，休眠总线260绕开了非休眠反相器逻辑单元500。在各种实施例中，集成电路可能需要要求连续供电的逻辑单元。非休眠反相器逻辑单元500是这样的一个实例。非休眠反相器逻辑单元500不使用休眠晶体管。

[0045] 出于简单目的，图5描述了一个非休眠反相器逻辑单元500。非休眠反相器逻辑单元500包括VDD电源总线220、VSS电源总线230、休眠总线260、休眠总线260的左延伸部571、休眠总线260的右延伸部572、n阱575和VSS功率耦合器590。该非休眠反相器逻辑单元500具有高度580。高度580可能近似等于该反相器逻辑单元300的高度380。

[0046] 图5描述了包括左延伸部571和右延伸部572的休眠总线260，以示出该单元邻接区。与图3所示的反相器逻辑单元300相比，该非休眠反相器逻辑单元500的实施例不包含休眠晶体管，例如休眠晶体管350。

[0047] 非休眠反相器逻辑单元500不包含在休眠总线260下的n+扩散区，例如n+扩散区365，从而不形成休眠晶体管。休眠总线260不连接到VSS功率耦合器590。休眠总线260越过或绕开VSS功率耦合器590。在此实施例中，休眠总线260越过该非休眠反相器逻辑单元500将该休眠信号分配给相邻的逻辑单元，而不在该非休眠反相器逻辑单元500内接收该休眠信号。

[0048] 图6是在本发明的示例性实现中触发器逻辑单元600的集成电路版图的示意图。触发器逻辑单元600包括VDD电源总线620、VSS电源总线630、休眠晶体管650、651和652、休眠总线660、n阱675、休眠总线660的左延伸部671、休眠总线660的右延伸部672和n+扩散区665、666及667。图6示出了本发明在一个逻辑单元内使用多个休眠晶体管的实施例。例如，休眠晶体管650、651和652都包含在触发器逻辑单元600中。触发器逻辑单元
600具有高度680。

[0049] 图6描述了含有休眠总线660的左延伸部671和休眠总线660的右延伸部672的休眠总线660，以示出单元邻接区。在此实施例中，高度680比图1的现有技术约少11％。

[0050] 图7是在本发明的示例性实现中使用共享的休眠晶体管的集成电路版图700的示意图。该集成电路版图700在半导体衬底上被制造并由掺杂区和掺杂层、金属层和多晶硅层的多个层形成。集成电路版图700包括逻辑单元711、712和713、单元714、VDD电源总线720、VDD端口725、天线二极管727、VSS电源总线730、VSS端口735、休眠管脚740、共享休眠晶体管750、休眠总线760、延伸漏极765、邻接区770、邻接区771和n阱775。集成电路版图700具有高度780。在使用单元邻接的其它实施例中，可以配置一个多晶硅层，以分配信号给所述逻辑单元711、712和713的每一个。在这些实施例中，信号总线将信号分配给多个逻辑单元711、712和713。

[0051] 出于简单的目的，图7仅描述了三个逻辑单元711、712和713。然而，在其它实施例中，集成电路可以包括多个逻辑单元。逻辑单元711是该集成电路版图700中的逻辑单元版图的实例。其它逻辑单元诸如逻辑单元712和713具有类似的版图和结构。

[0052] 将逻辑单元711、712和713配置为执行以下逻辑功能，其包括但不限于反相器、NOR门、NAND门、触发器和加法器。逻辑单元711、712和713分别在每一个逻辑单元的顶部连接到VDD电源总线720。VDD端口725连接到VDD电源总线720。

[0053] 逻辑单元711、712和713通过延伸漏极765和共享休眠晶体管750连接到VSS电源总线730，从而使得共享休眠晶体管750控制到逻辑单元711、712和713的供电。响应于来自休眠总线760的休眠信号，共享休眠晶体管750控制到逻辑单元711、712和713的供电。

[0054] 在各种实施例中，共享休眠晶体管750包括形成延伸漏极765的下层n+扩散区的一部分。延伸漏极765跨接至少两个逻辑单元并由休眠总线760的一部分覆盖。休眠总线760由多晶硅层形成。由休眠总线760覆盖的延伸漏极765的组合形成由逻辑单元711、
712和713共享的一个NMOS晶体管，例如共享休眠晶体管750。由包括多晶硅层的休眠总线760的一部分形成共享休眠晶体管750的栅极。

[0055] 在其它实施例中，类似于共享休眠晶体管750的共享休眠晶体管可以利用通过下层p+扩散区的一部分(未示出)覆盖多晶硅层的PMOS晶体管(未示出)而实现。在这些实施例中，可以将该共享的休眠晶体管置于与VDD电源总线620邻近。

[0056] 因为逻辑单元711、712和713相邻，因此休眠总线760由单元邻接形成。以相同的方式，延伸漏极765也由单元邻接形成。图7描述了逻辑单元711和逻辑单元712之间的邻接区770和771，以及逻辑单元712和逻辑单元713之间的邻接区772和773。因此，例如，休眠总线760跨接逻辑单元711和712并在邻接区771处相连接。以相同的方式，延伸漏极765跨接逻辑单元711和712，并在邻接区770处相连接。由于有限的可用空间和在所述逻辑单元711、712及713的每一个中实现的逻辑电路类型，延伸漏极765的版图在每一个逻辑单元711、712和713内不同。休眠管脚740连接到休眠总线760，并且休眠管脚740为该休眠信号提供外部连接(未示出)。

[0057] 单元714通过VDD端口725将VDD电源总线720连接到电源。VSS端口735连接到VSS总线730的供电。单元714还将休眠总线760连接到休眠管脚740。在图7所示的实施例中，VDD电源总线720的VDD端口725没有被放置在每一个逻辑单元711、712和713中。而是将一个VDD端口725放置在单元714中。另外，VSS端口735置于单元714中。可选择地，该集成电路版图700包括在半导体制造工艺期间用于静电放电保护的天线二极管727。可选择地，以每25微米或该集成电路铸造所需的其它间距来放置单元714。

[0058] 通过从逻辑单元711、712和713除去VDD端口725和VSS端口735的实例，并且在单元714中放置一个VDD端口725和一个VSS端口735，提供更多的空间来实现逻辑单元711、712和713中的逻辑功能。在此实施例中，逻辑单元711、712和713的高度780和面积比现有技术约少11％。

[0059] 休眠总线760和形成共享休眠晶体管750的延伸漏极765的组合具有以下优点：在集成电路上需要的面积比现有技术中的休眠晶体管所需的面积小。一个共享休眠晶体管
760还改善了通过逻辑单元711、712和713的每一个的延迟时间。另外，有利地，该集成电路版图700不使用虚地总线。由于阻抗的原因，虚地总线可能使得性能降低，并且可能遇到电迁移现象，这限制了集成电路的长期可靠性。

[0060] 上述描述是说明性的并没有限制性。在研究了这里公开的内容之后，对本领域的技术人员而言，本发明的各种修改变得显而易见。因此，本发明的范围不应通过参考以上描述而确定，而应该通过参考附加的权利要求以及等效项的全部范围来确定。