数字控制且级数可调的环形振荡器属于片上环形振荡器技术领域，其特征在于，采用了十个传输门和六个延时单元，在六路数字电压信号控制下，用两位控制字来控制所述传输门的通断，再通过各传输门控制各延时单元，形成四、五、六共三种级数的环形振荡器；当某一路环形振荡器工作时，其余各级环形振荡器断开，所述三种不同级数的环形振荡器各级公同的各个延时单元的输出作为各级环形振荡器的输出。本发明具有：在不同控制电压控制下，输出频率的可调范围大，改变控制字，使可调输出频率线性变化、且占用芯片面积小的优点。
由6个延时单元(D1～D6)、10个传输门(TG1～TG10)和一个控制电路共同组成，其中：
第一延时单元(D1)、第二延时单元(D2)、第四延时单元(D4)、第五延时单元(D5)共4个延时单元组成4级环形振荡器，其工作时其余各级环形振荡器断开；
所述第一延时单元(D1)、所述第二延时单元(D2)、所述第四延时单元(D4)、所述第五延时单元(D5)、以及第三延时单元(D3)共5个延时单元组成5级环形振荡器，其工作时其余各级环形振荡器断开；
所述第一到第五延时单元(D1～D5)、以及第六延时单元(D6)共6个延时单元组成6级环形振荡器，其工作时其余各级环形振荡器断开；
所述10个传输门(TG1～TG10)分别控制所述各延时单元的接入与隔离；
所述各个延时单元(D)均含有：5个PMOS管(MP1～MP5)和4个NMOS管(MN1～MN4)，其中：
第一PMOS管(MP1)，栅极接控制电压(VC)，源级接电源电压(VDD)，
第三PMOS管(MP3)和第四PMOS管(MP4)，源级互连后接所述第一PMOS管(MP1)的源级，而所述第三PMOS管(MP3)的栅极接所述第四PMOS管(MP4)的漏级，所述第四PMOS管(MP4)的栅极接所述第三PMOS管(MP3)的漏级，第二PMOS管(MP2)和第五PMOS管(MP5)，所述第二PMOS管(MP2)的栅极和本身的漏级相连后再与所述第三PMOS管(MP3)的漏级互连，构成第一输出端(OUT1)，所述第五PMOS管(MP5)的栅极和本身的漏级相连后再与所述第四PMOS管(MP4)的漏级互连，构成第二输出端(OUT2)，所述第二PMOS管(MP2)和所述第五PMOS管(MP5)两者的源级相连后再与所述第一PMOS管(MP1)的漏级相连，第一NMOS管(MN1)，栅极接所述第一输出端(OUT1)，漏级接所述第二输出端(OUT2)，而源级接地，
第二NMOS管(MN2)，栅极接所述第二输出端(OUT2)，漏级接所述第一输出端(OUT1)，而源级接地，
第三NMOS管(MN3)，栅极接第一输入端(IN1)，漏级接所述第一输出端(OUT1)，而源级接地，
第四NMOS管(MN4)，栅极接第二输入端(IN2)，漏级接所述第二输出端(OUT2)，而源级接地，
所述各个传输门(TG)，各由一个PMOS管和一个NMOS管组成，所述PMOS管的栅极为第一数字电压控制信号输入端，简称第一控制端，下同；衬底接所述电源电压(VDD)，所述NMOS管的栅极接第二数字电压控制信号输入端，简称第二控制端，下同；衬底接地，所述PMOS管的源级和所述NMOS管的漏级相连后构成所述传输门(TG)的输入端，而所述PMOS管的漏级和所述NMOS管的源级相连后构成所述传输门(TG)的输出端(OUT)，所述6个延时单元(D1～D6)和所述10个传输门(TG1～TG10)按下述方式连接并接入6个用高低电位表示的数字电压控制信号(VCO1～VCO6)后构成所述的数字控制且级数可调的环形振荡器，所述第一传输门(TG1)，其所述第一控制端为所述第二数字电压控制信号(VCO2)的输入端；所述第二控制端为所述第一数字电压信号(VCO1)输入端；所述第一传输门(TG1)的输入端(IN1)同时连接到所述第七传输门(TG7)的输出端(OUT7)，第九传输门(TG9)的输出端(OUT9)、以及所述第五延时单元(D5)的第一输入端(IN1)、所述第一传输门(TG1)的输出端同时连接到所述第二延时单元(D2)的第二输出端(OUT2)以及所述第三传输门(TG3)的输出端(OUT3)，所述第二传输门(TG2)，其第一控制端为所述第二数字电压控制信号(VCO2)输入端，所述第二控制端为所述第一数字电压控制信号(VCO1)输入端，所述第二传输门(TG2)的输入端(IN2)，同时连接到所述第二延时单元(D2)的第一输出端(OUT1)，以及所述第四传输门(TG4)的输出端，所述第二传输门(TG2)的输出端(OUT2)同时连接到所述第五延时单元(D5)的第二输入端(IN2)、以及所述第十传输门的输出端和所述第八传输门的输出端，所述第三传输门(TG3)，其所述第一控制端为所述第一数字电压控制信号(VCO1)输入端，所述第二控制端为所述第二数字电压控制信号(VCO2)输入端，所述第三传输门(TG3)的输入端(IN3)与所述第三延时单元(D3)的第一输入端(IN1)相连，所述第四传输门(TG4)，其所述第一控制端为所述第一数字电压控制信号(VCO1)的输入端，所述第二控制端为所述第二数字电压控制信号(VCO2)的输入端，所述第四传输门(TG4)的输入端(IN4)与所述第三延时单元(D3)的第二输入端(IN2)相连，所述第五传输门(TG5)，其所述第一控制端为所述第四数字电压控制信号(VCO4)输入端，第二控制端为所述第三数字信号电压控制信号(VCO3)输入端，所述第五传输门(TG5)的输入端(IN5)同时连接到所述第三延时单元(D3)的第一输出端(OUT1)、以及所述第八传输门(TG8)的输入端(IN8)，所述第五传输门(TG5)的输出端连接到所述第六延时单元(D6)的第二输入端(IN2)，所述第六传输门(TG6)，其所述第一控制端为所述第四数字电压控制信号(VCO4)输入端，所述第二控制端为所述第三数字电压控制信号(VCO3)输入端，所述第六传输门(TG6)的输入端(IN6)与所述第六延时单元(D6)的第一输入端(IN1)相连，所述第六传输门(TG6)的输出端(OUT6)同时连接到所述第七传输门(TG7)的输入端(IN7)、以及所述第三延时单元(D3)的第二输出端(OUT2)，所述第七传输门(TG7)，其所述第一控制端为所述第六数字电压控制信号(VCO6)输入端，所述第七传输门(TG7)的第二控制端为所述第五数字电压控制信号(VCO5)输入端，所述第八传输门(TG8)，其所述第一控制端为所述第六数字电压控制信号(VCO6)输入端，所述第八传输门(TG8)的第二控制端为所述第五数字电压控制信号(VCO5)输入端，所述第九传输门(TG9)，其所述第一控制端为所述第四数字电压控制信号(VCO4)输入端，所述第九传输门(TG9)的第二控制端为所述第三数字电压控制信号(VCO3)输入端，所述第九传输门(TG9)的输入端(IN9)与所述第六延时单元(D6)的第二输出端(OUT2)相连，所述第十传输门(TG10)，其所述第一控制端为所述第四数字电压控制信号(VCO4)的输入端，所述第十传输门(TG10)的第二控制端为所述第三数字电压控制信号(VCO3)的输入端，所述第十传输门(TG10)的输入端(IN10)与所述第六延时单元(D6)的第一输出端(OUT1)相连，所述第一延时单元(D1)，其第一输出端(OUT1)与所述第二延时单元(D2)的第二输入端(IN2)相连，该第一延时单元(D1)的第二输出端(OUT2)与所述第二延时单元(D2)的第一输入端(IN1)相连，该第一延时单元(D1)的第一输入端(IN1)与所述第四延时单元(D4)的第一输出端(OUT1)相连，该第一延时单元(D1)的第二输入端(IN2)与所述第四延时单元(D4)的第二输出端(OUT2)相连，所述第四延时单元(D4)，其第一输入端(IN1)与所述第五延时单元(D5)的第二输出端(OUT2)相连，该第四延时单元(D4)的第二输入端与所述第五延时单元(D5)的第一输出端(OUT1)相连，设定：两位输入控制字的高位表示所述控制电路第一输入端(VC1)，低位表示所述控制电路第二输入端(VC2)，
则所述控制字为“00”或“01”时，只有第一传输门和第二传输门导通，其它所述传输门关断，四级环形振荡器工作，
所述控制字为“11”时，只有第三传输门、第四传输门、第七传输门和第八传输门导通，其它所述传输门关断，五级环形振荡器工作，
所述控制字为“10”时，只有第三传输门、第四传输门、第五传输门、第六传输门、第九传输门和第十传输门导通，其它所述传输门关断，六级环形振荡器工作，所述三个不同级数的环形振荡器，其各级共同的各个延时单元的输出都可作为各级环形振荡器的输出；
所述控制电路含有：四个反相器(I1、I2、I3、I4)，两个与非门(N1、N2)，其中：
第一输入端的输入电压(VC1)分为三路输入：第一路所述第一输入端的输入电压(VC1)直接构成所述第一数字电压控制信号(VCO1)，第二路所述第一输入端的输入电压(VC1)经所述第一反相器(I1)后构成所述第二数字电压控制信号(VCO2)，第三路所述第一输入端的输入电压(VC1)分别构成所述第一与非门(N1)的和第二与非门(N2)的第一输入信号，第二输入端的输入电压(VC2)分为两路输入，第一路所述第二输入端的输入电压(VC2)经所述第二反相器(I2)后构成所述第一与非门(N1)的第二输入信号，该第一与非门(N1)的输出在直接构成所述第三数字电压控制信号(VCO3)的同时，又经所述第三反相器(I3)输出所述第四数字电压控制信号(VCO4)，所述第二输入端的输入电压(VC2)同时又作为所述第二与非门(N2)的第二输入信号输入到该第二与非门(N2)，所述第二与非门(N2)的输出在直接构成所述第五数字电压控制信号(VCO5)的同时，又经所述第四反相器(I4)得到所述第六数字电压控制信号(VCO6)。
数字控制且级数可调的环形振荡器
技术领域
[0001] “数字控制且级数可调的环形振荡器”直接应用于片上时钟环形振荡器的设计。所提出的电路是一类具有振荡器级数可调并且延时单元延时可调的环形振荡器。
背景技术
[0002] 随着集成电路工艺的进步，集成电路的规模和复杂性日益增大。片上时钟的集成、功耗等问题越来越受到人们的重视。环形振荡器由于具有占用芯片面积小、易于集成、频率可调范围大等优势在片上集成时钟领域逐渐受到青睐。
[0003] 频率可调的环形振荡器通常是由差分结构的延时单元环状相连构成振荡器。其频率调整的方式包括调整控制电压VC、调整尾电流控制电压VG(见文献：Per Finnstam.Mikael Design of CMOS ring oscillator.CircuitDesign Group Department of Signals and Systems Chalmers University ofTechnology Sweden，2005)(图1)。对于中心频率在1G左右的环形振荡器，单独调整控制电压VC频率变化可以达到1G(见文献：Luciano Severinode Paula，Eric Fabris，Sergio Bampi，Altamiro Amadeu Susin A HIGH SWING LOWPOWER CMOS DIFFERENTIAL VOLTAGE-CONTROLLED RINGOSCILLATOR.Proceedings of the IEEE Computer Society AnnualSymposium on VLSI Pages 467-470 Year of Publication：2007ISBN：0-7695-2896-1).单独调整电流源控制电压VG频率可从几十兆变化到1G以上。
[0004] 差分结构的延时单元一般采用对称负载，可以在一定程度上抵消电源、地带来的噪声。如图1中的P1、P2。P1、P2具有相同的尺寸。其中P1接成二极管形式，P2栅极接控制电压。随着控制电压的下降，P2变化由线性电阻区到饱和区，从而漏级输出电流变大，延时单元延时变小，频率升高。
[0005] 同时我们可以通过改变电流源的电流大小来改变频率。如图1中，我们改变VG，则电流源的电流改变，等效RC电路充放电时间改变，导致频率变化。
[0006] 但是上述两种调节频率的方法主要存在两个问题：
[0007] 1.只改变延时单元的延时大小，频率调节范围有限。
[0008] 2.可调电压与输出频率呈非线性关系，倍频、分频等工作需要添加很多电路。
发明内容
[0009] 本发明的目的在于扩大片上环形振荡器输出频率的可调范围，加入数字控制电路使得倍频、分频易于实现。
[0010] 本发明的特征在于：
[0011] 由6个延时单元D1～D6、10个传输门TG1～TG10，和一个控制电路共同组成，其中：
[0012] 第一延时单元D1、第二延时单元D2、第四延时单元D4、第五延时单元D5共4个延时单元组成4级环形振荡器，其工作时其余各级环形振荡器断开；
[0013] 所述第一延时单元D1、所述第二延时单元D2、所述第四延时单元D4、所述第五延时单元D5、以及第三延时单元D3共5个延时单元组成5级环形振荡器，其工作时其余各级环形振荡器断开；
[0014] 所述第一到第五延时单元D1～D5、以及第六延时单元D6共6个延时单元组成6级环形振荡器，其工作时其余各级环形振荡器断开；
[0015] 所述10个传输门TG1～TG10分别控制所述各延时单元的接入与隔离；
[0016] 所述控制电路控制传输门的通断；
[0017] 所述各个延时单元均含有：5个PMOS管MP1～MP5和4个NMOS管MN1～MN4，其中：
[0018] 第一PMOS管MP1，栅极接控制电压VC，源级接电源电压VDD，
[0019] 第三PMOS管MP3和第四PMOS管MP4，源级互连后接所述第一PMOS管MP1的源级，而所述第三PMOS管MP3的栅极接所述第四PMOS管MP4的漏级，所述第四PMOS管MP4的栅极接所述第三PMOS管MP3的漏级，
[0020] 第二PMOS管MP2和第五PMOS管MP5，所述第二PMOS管MP2的栅极和本身的漏级相连后再与所述第三PMOS管MP3的漏级互连，构成第一输出端OUT1，所述第五PMOS管MP5的栅极和本身的漏级相连后再与所述第四PMOS管MP4的漏级互连，构成第二输出端OUT2，所述第二PMOS管MP2和所述第五PMOS管MP5两者的源级相连后再与所述第一PMOS管MP1的漏级相连，
[0021] 第一NMOS管MN1，栅极接所述第一输出端OUT1，漏级接所述第二输出端OUT2，而源级接地，
[0022] 第二NMOS管MN2，栅极接所述第二输出端OUT2，漏级接所述第一输出端OUT1，而源级接地，
[0023] 第三NMOS管MN3，栅极接第一输入端IN1，漏级接所述第一输出端OUT1，而源级接地，
[0024] 第四NMOS管MN4，栅极接第二输入端IN2，漏级接所述第二输出端OUT2，而源级接地，
[0025] 所述各个传输门TG，各由一个PMOS管MP和一个NMOS管MN组成，
[0026] 所述PMOS管MP的栅极为第一数字电压控制信号输入端，简称第一控制端，下同；衬底接所述电源电压VDD，所述NMOS管MN的栅极接第二数字电压控制信号输入端，简称第二控制端，下同；衬底接地，所述PMOS管MP的源级和所述NMOS管MN的漏级相连后构成所述传输门TG的输入端，而所述PMOS管MP的漏级和所述NMOS管MN的源级相连后构成所述传输门TG的输出端OUT，
[0027] 所述6个延时单元D和所述10个传输门TG按下述方式连接并接入6个用高低电位表示的数字电压控制信号VCO1～VCO6后构成所述的数字控制且级数可调的环形振荡器，
[0028] 所述第一传输门TG1，其所述第一控制端为所述第二数字电压控制信号VCO2的输入端；所述第二控制端为所述第一数字电压信号VCO1输入端；所述第一传输门TG1的输入端IN1同时连接到所述第七传输门TG7的输出端OUT7，第九传输门TG9的输出端OUT9、以及所述第五延时单元D5的第一输入端IN1、所述第一传输门TG1的输出端同时连接到所述第二延时单元D2的第二输出端OUT2以及所述第三传输门TG3的输出端OUT3，[0029] 所述第二传输门TG2，其第一控制端为所述第二数字电压控制信号VCO2输入端，所述第二控制端为所述第一数字电压控制信号VCO1输入端，所述第二传输门TG2的输入端IN2，同时连接到所述第二延时单元D2的第一输出端OUT1，以及所述第四传输门TG4的输出端，所述第二传输门TG2的输出端OUT2同时连接到所述第五延时单元D5的第二输入端IN2、以及所述第十传输门TG10、以及所述第八传输门TG8的共两个输出端：OUT10和OUT8，[0030] 所述第三传输门TG3，其所述第一控制端为所述第一数字电压控制信号VCO1输入端，所述第二控制端为所述第二数字电压控制信号VCO2输入端，所述第三传输门TG3的输入端IN3与所述第三延时单元D3的第一输入端IN1相连，
[0031] 所述第四传输门TG4，其所述第一控制端为所述第一数字电压控制信号VCO1的输入端，所述第二控制端为所述第二数字电压控制信号VCO2的输入端，所述第四传输门TG4的输入端IN4与所述第三延时单元D3的第二输入端IN2相连，
[0032] 所述第五传输门TG5，其所述第一控制端为所述第四数字电压控制信号VCO4输入端，第二控制端为所述第三数字信号电压控制信号VCO3输入端，所述第五传输门TG5的输入端IN5同时连接到所述第三延时单元D3的第一输出端OUT1、以及所述第八传输门TG8的输入端IN8，所述第五传输门TG5的输出端连接到所述第六延时单元D6的第二输入端IN2，[0033] 所述第六传输门TG6，其所述第一控制端为所述第四数字电压控制信号VCO4输入端，所述第二控制端为所述第三数字电压控制信号VCO3输入端，所述第六传输门TG6的输入端IN6与所述第六延时单元D6的第一输入端IN1相连，所述第六传输门TG6的输出端OUT6同时连接到所述第七传输门TG7的输入端IN7、以及所述第三延时单元D3的第二输出端OUT2，
[0034] 所述第七传输门TG7，其所述第一控制端为所述第六数字电压控制信号VCO6输入端，所述第七传输门TG7的第二控制端为所述第五数字电压控制信号VCO5输入端，[0035] 所述第八传输门TG8，其所述第一控制端为所述第六数字电压控制信号VCO6输入端，所述第八传输门TG8的第二控制端为所述第五数字电压控制信号VCO5输入端，[0036] 所述第九传输门TG9，其所述第一控制端为所述第四数字电压控制信号VCO4输入端，所述第九传输门TG9的第二控制端为所述第三数字电压控制信号VCO3输入端，所述第九传输门TG9的输入端IN9与所述第六延时单元D6的第二输出端OUT2相连，
[0037] 所述第十传输门TG10，其所述第一控制端为所述第四数字电压控制信号VCO4的输入端，所述第十传输门TG10的第二控制端为所述第三数字电压控制信号VCO3的输入端，所述第十传输门TG10的输入端IN10与所述第六延时单元D6的第一输出端OUT1相连，[0038] 所述第一延时单元D1，其第一输出端OUT1与所述第二延时单元D2的第二输入端IN2相连，该第一延时单元D1的第二输出端OUT2与所述第二延时单元D2的第一输入端IN1相连，该第一延时单元D1的第一输入端IN1与所述第四延时单元D4的第一输出端OUT1相连，该第一延时单元D1的第二输入端IN2与所述第四延时单元D4的第二输出端OUT2相连，[0039] 所述第四延时单元D4，其第一输入端IN1与所述第五延时单元D5的第二输出端OUT2相连，该第四延时单元D4的第二输入端与所述第五延时单元D5的第一输出端OUT1相连，
[0040] 设：所述两位输入控制字的高位表示所述控制电路第一输入端VC1，低位表示所述控制电路第二输入端VC2，
[0041] 则所述控制字为“00”或“01”时，只有所述两个传输门TG1，TG2导通，其它所述传输门关断，四级环形振荡器工作，
[0042] 所述控制字为“11”时，只有四个所述传输门TG3、TG4、TG7、TG8导通，其它所述传输门关断，五级环形振荡器工作，
[0043] 所述控制字为“10”时，只有六个传输门TG3、TG4、TG5、TG6、TG9、TG10导通，其它所述传输门关断，六级环形振荡器工作，
[0044] 所述三个不同级数的环形振荡器，其各级公同的各个延时单元的输出都可作为各级环形振荡器的输出；
[0045] 所述控制电路含有：四个反相器I1、I2、I3、I4，两个与非门N1、N2，其中：
[0046] 第一输入电压VC1分为三路输入：第一路所述第一输入电压VC1直接构成所述第一数字电压控制信号VCO1，第二路所述第一输入电压VC1经所述第一反相器I1后构成所述第二数字电压控制信号VCO2，第三路所述第一输入电压VC1分别构成所述第一与非门N1的和第二与非门N2的第一输入信号，
[0047] 第二输入电压VC2分为两路输入，第一路所述第二输入电压VC2经所述第二反相器I2后构成所述第一与非门N1的第二输入信号，该第一与非门N1的输出在直接构成所述第三数字电压控制信号VCO3的同时，又经所述第三反相器I3输出所述第四数字电压控制信号VCO4，所述第二输入电压VC2同时又作为所述第二与非门N2的第二输入信号输入到该第二与非门N2，所述第二与非门N2的输出在直接构成所述第五数字电压控制信号VCO5的同时，又经所述第四反相器I4得到所述第六数字电压控制信号VCO6。
[0048] 本发明的有益效果是：与传统的通过调节延时单元延时来改变环振频率方法相比，本发明具有更大的频率可调范围；采用数字控制电路易于调整和集成；部分延时单元在电路中公用，减小了芯片面积。
附图说明
[0049] 图1.具有控制电压的差分延时单元。可调电压为VC和VG；
[0050] 图2.具有N级差分延时单元的环形振荡器结构；
[0051] 图3.传输门及其代替符号；
[0052] 图4.具有三种可调级数的环形振荡器的控制电路，VC1和VC2为两位控制字，输出信号为VCO1、VCO2、VCO3、VCO4、VCO5、VCO6；
[0053] 图5.本设计中使用的延时单元及简化模块表示；
[0054] 图6.本设计中延时单元以及传输门、控制信号之间的连接关系。
具体实施方式
[0055] 本发明解决其技术问题的技术方案是：本发明提出的级数可调的环形振荡器及其控制电路分别如图6和图4所示。本环振具有频率可调范围大，输出频率线性可调的特点。
[0056] 图6所示为利用图5延时单元和图3传输门连接并由图4所示控制电路输出信号控制的级数可调环形振荡器。其中，用各种差分结构的延时单元连接而成的此种拓扑结构均可实现级数可调；用传输门或传输门改进电路控制通断的电路均可实现改变级数的功能；用各种形式的逻辑门电路构成的控制电路均可实现数字控制的功能；通过调节控制电压VC可以对频率连续调节，也可以对每个延时单元的控制电压单独调节。
[0057] 本设计中利用6个延时单元构成了可以调整为4级、5级、6级的环形振荡器。其中，4级环振包括D1、D2、D5、D4四个延时单元；5级环振包括D1、D2、D3、D5、D4五个延时单元；6级环振包括D1、D2、D3、D6、D5、D4六个延时单元。10个传输门(命名TG1～TG10)分别控制延时单元的接入与隔离。
[0058] 对于延时单元连接的拓扑设计：为了占用芯片面积较小，应使用尽量多的延时单元成为公用的延时单元，使一个环中尽量多的延时单元成为另一个环的一部分，并保证信号传输方向不改变。因此，五级环振工作时，四级环振断开，其四个延时单元成为五级环振中的一部分；六级环振工作时，四级、五级环振均断开，并且成为六级环振中的五个延时单元。三个不同级数的环振公用的延时单元的输出作为各级环振的输出。
[0059] 控制电路部分的设计：当某一级数的环振工作时，必须断开单独属于其它级数环振的延时单元。这是通过传输门实现的。我们利用两位控制字输入控制电路来控制传输门的通断。因为用于验证，本设计仅仅用到了三种级数，于是控制字为00或01时，四级环振工作；控制字11时，五级环振工作；控制字10时，六级环振工作。这样，控制字为00或01时，只有TG1、TG2传输门导通，其它关断；控制字为11时，只有TG3、TG4、TG7、TG8传输门导通；控制字为10时，只有TG3、TG4、TG5、TG6、TG9、TG10传输门导通；根据逻辑关系得出控制电路如图4所示。
[0060] 仿真过程并没有考虑传输门的延时，因此输出频率与级数之间并不是准确的满足线性关系。
[0061] 为了观察本发明所提出的环形振荡器的波形，我们采用Versilicon1.8-V0.18μm工艺，使用电路仿真工具HSPICE对电路结构进行了仿真。
[0062]VC/频率 四级频率/MHz 五级频率/MHz 六级频率/MHz
0.6V 318 242 199
1.0V 202 154 126
[0063] 表一
[0064] 表一为实际仿真结果，考虑传输门的延时。控制电压为0.6V时，六级环振震荡频率为199MHz，按照线性关系计算五级环振频率应该为约238MHz，四级环振频率应该为约300MHz；实际情况下有较大误差。原因在于四级信号传输过程中只经过了一个传输门，附加延时较小，所以频率偏高了。控制电压为1.0V时，六级环振震荡频率为126MHz，按照线性关系计算五级环振频率应该为约151MHz，六级环振频率为约190MHz，实际情况下四、五级间误差很大；经过调整可以实现较好的线性度。
