一种移位寄存器包含多级，{Sn}，n＝1，2，...，N，N为一正整数。于一实施例中，每级包含一上拉电路、一上拉控制电路、一下拉电路与一下拉控制电路。该上拉电路具有一输入端、一输出端与一输入节点Qn，而输入端用以接收一第一时序信号CK1与一第二时序信号XCK1，输出端则用以响应输出一输出信号On。上拉控制电路电性耦接于输入节点Qn，并当接收到第一输入信号时，则上拉控制电路响应产生一信号，提供至上拉电路的输入节点Qn，进而开启上拉电路。下拉电路电性耦接于输入节点Qn，并提供一第一电压至输入节点Qn与上拉电路的输出端其中之一。下拉控制电路配置以接收第三时序信号CK2与第四时序信号其中之一，并响应产生第一电压，以开启Sn级的下拉控制电路与Sn-1级和Sn+1级其中之一的下拉电路。
1.一种移位寄存器，其特征在于，所述移位寄存器包含多级，{Sn},n=1,2,...,N，N为一正整数，其中每个所述的级包含：一第一输入端（IN1），用以接收一第一时序信号（CK1）与一第二时序信号（XCK1）中的一信号；
一第二输入端（IN2），用以当所述第一输入端接收所述第一时序信号（CK1）时，接收一第三时序信号（CK2），当所述第一输入端接收所述第二时序信号（XCK1）时，接收一第四时序信号（XCK2）；
一第三输入端（IN3），用以接收一供应电压（VSS）；
一第一输出端（OUT1），用以输出一输出信号（On）；
一第二输出端（OUT2），用以输出一下拉信号（Kn）；
一上拉电路电性耦接于所述第一输入端（IN1）与所述第一输出端（OUT1）之间；
一上拉控制电路电性耦接于所述第五输入端（IN5）与所述上拉电路之间；
一第一下拉控制电路电性耦接所述第二输入端（IN2）、所述第二输出端（OUT2）与所述第一下拉电路；
一第二下拉电路电性耦接所述第四输入端（IN4）、所述第一下拉控制电路与所述上拉电路；以及一第三下拉电路电性耦接所述第六输入端（IN6）、所述第二下拉电路与所述上拉电路，其中由于所述这些多级{Sn}串行电性耦接，因此第n级Sn中的第四输入端（IN4）电性耦接第n-1级Sn-1的第二输出端（OUT2），用以从中接收相对应的下拉输出信号（Kn-1），或电性耦接第n+1级Sn+1，用以从中接收相对应的下拉输出信号（Kn+1）；
所述第n级Sn中的第五输入端（IN5）电性耦接所述第n-1级Sn-1的第一输出端，用以从中接收相对应的输出信号（On-1）；
所述第n级Sn中的第六输入端（IN6）电性耦接所述第n+1级Sn+1的第一输出端，用以从中接收相对应的输出信号（On+1）；
所述第n级Sn中的第七输入端（IN7）电性耦接第n+2级Sn+2的第一输出端，用以从中接收相对应的输出信号（On+2）；
所述第n级Sn中的第八输入端（IN8）电性耦接第n-2级Sn-2的第一输出端，用以从中接收相对应的输出信号（On-2）。
2.如权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包含：一第一时序信号线，用以提供所述第一时序信号（CK1）；
一第二时序信号线，用以提供所述第二时序信号（XCK1）；
一第三时序信号线，用以提供所述第三时序信号（CK2）；
一第四时序信号线，用以提供所述第四时序信号（XCK2）；以及一参考线，用以提供一供应电压（VSS）。
3.如权利要求2所述的移位寄存器，其特征在于，所述第一时序信号、所述第二时序信号、所述第三时序信号与所述第四时序信号皆分别具有一频率及一相位，其中所述第一时序信号的频率与所述第二时序信号的频率大致上相同，而所述第一时序信号的相位与所述第二时序信号的相位则大致上相反，并且所述第三时序信号的频率与所述第四时序信号的频率大致上相同，而所述第三时序信号的相位与所述第四时序信号的相位则大致上相反。
4.如权利要求3所述的移位寄存器，其特征在于，所述第一时序信号的频率高于所述第三时序信号的频率。
5.如权利要求2所述的移位寄存器，其特征在于，所述上拉控制电路包含一第一晶体管（T1），所述第一晶体管（T1）具有：一漏极，电性耦接所述第五输入端（IN5）的一栅极，而所述第一晶体管（T1）的源极电性耦接所述栅极。
6.如权利要求5所述的移位寄存器，其特征在于，所述上拉电路包含：一第二晶体管（T2）具有：电性耦接所述上拉控制电路的第一晶体管（T1）的漏极的一栅极，电性耦接所述第一输入端（IN1）的一源极，与电性耦接所在级Sn的第一输出端的一漏极；以及至少一电容电性耦接于所述第二晶体管（T2）的源极与漏极之间。
7.如权利要求6所述的移位寄存器，其特征在于，所述第一下拉控制电路包含：一第四晶体管（T4）具有：电性耦接所述第二输入端（IN2）的一栅极、电性耦接所述第四晶体管（T4）的栅极的一源极，与电性耦接所在级Sn的第二输出端的一漏极；以及一第八晶体管（T8）具有：电性耦接所述上拉电路的第二晶体管（T2）的栅极的一栅极、电性耦接所述第四晶体管（T4）的漏极的一源极，与电性耦接所述参考线的一漏极。
8.如权利要求7所述的移位寄存器，其特征在于，所述第一下拉电路包含：一第六晶体管（T6）具有：电性耦接所述第一下拉控制电路的第四晶体管（T4）的漏极的一栅极、电性耦接所述上拉电路的第二晶体管（T2）的栅极的一源极，与电性耦接所述上拉电路的第二晶体管（T2）的漏极的一漏极；以及一第七晶体管（T7）具有：电性耦接所述第一下拉控制电路的第四晶体管（T4）的漏极的一栅极、电性耦接所述上拉电路的第二晶体管（T2）的漏极的一源极，与电性耦接所述参考线的一漏极。
9.如权利要求8所述的移位寄存器，其特征在于，所述第二下拉电路包含：一第九晶体管（T9）具有：电性耦接所述第四输入端（IN4）的一栅极、电性耦接所述上拉电路的第二晶体管（T2）的漏极的一源极，与电性耦接所述参考线的一漏极；
一第十晶体管（T10）具有：电性耦接所述第四输入端（IN4）的一栅极、电性耦接所述上拉电路的第二晶体管（T2）的栅极的一源极，与电性耦接所述上拉电路的第二晶体管（T2）的漏极的一漏极；以及一第十一晶体管（T11）具有：电性耦接所述上拉电路的第二晶体管（T2）的栅极的一栅极、电性耦接所述第四输入端（IN4）的一源极，与电性耦接所述参考线的一漏极。
10.如权利要求9所述的移位寄存器，其特征在于，所述第三下拉电路包含：一第十二晶体管（T12）具有：电性耦接所述第六输入端（IN6）的一栅极、电性耦接所述上拉电路的第二晶体管（T2）的栅极的一源极，与电性耦接所述参考线的一漏极；以及一第十三晶体管（T13）具有：电性耦接所述第六输入端（IN6）的一栅极、电性耦接所述上拉电路的第二晶体管（T2）的漏极的一源极，与电性耦接所述参考线的一漏极。
11.如权利要求10所述的移位寄存器，其特征在于，每个所述的级Sn还包含：一第三晶体管（T3）具有：电性耦接所述第七输入端（IN7）的一栅极、电性耦接所述参考线的一源极，与电性耦接所述上拉控制电路的第一晶体管（T1）的漏极的一漏极；以及一第五晶体管（T5）具有：电性耦接所述第八输入端（IN8）的一栅极、电性耦接所述参考线的一源极，与电性耦接所述上拉控制电路的第一晶体管的漏极的一漏极。
12.一种移位寄存器，其特征在于，所述移位寄存器包含多级，{Sn},n=1,2,...,N，N为一正整数，其中每个所述的级包含：一第一输入端（IN1），用以接收一第一时序信号（CK1）与一第二时序信号（XCK1）中的一信号；
一第二输入端（IN2），用以当所述第一输入端（IN1）接收到所述第一时序信号（CK1）时，接收一第三时序信号（CK2），而当所述第一输入端（IN1）接收一第二时序信号（XCK1）时，接收一第四时序信号（XCK2）；
一第三输入端（IN3），用以接收一供应电压（VSS）；
一第一输出端（OUT1），用以输出一输出信号（On）；
一第二输出端（OUT2），则用以输出一下拉信号（Kn）；
一上拉电路电性耦接于所述第一输入端（IN1）与所述第一输出端（OUT1）之间；
一上拉控制电路电性耦接于所述第五输入端（IN5）与所述上拉电路之间；
一第一下拉控制电路电性耦接所述第二输入端（IN2）、所述第二输出端（OUT2）与所述第一下拉电路；
一第二下拉电路电性耦接所述第四输入端（IN4）、所述第一下拉控制电路与所述上拉电路；以及一第三下拉电路则电性耦接所述第六输入端（IN6）、所述第二下拉电路与所述上拉电路，其中，所述第四输入信号相对应于第n-1级Sn-1的下拉输出信号（Kn-1）与第n+1级Sn+1的下拉输出信号（Kn+1）其中之一，其中所述第五输入信号相对应于所述第n-1级Sn-1的输出信号（On-1），而其中所述第六输入信号相对应于第n+1级Sn+1的输出信号（On+1）。
13.如权利要求12所述的移位寄存器，其特征在于，所述上拉控制电路包含一第一晶体管（T1），具有：一漏极，电性耦接所述第五输入端（IN5）的一栅极、电性耦接所述栅极的一源极。
14.如权利要求13所述的移位寄存器，其特征在于，所述上拉电路包含：一第二晶体管（T2）具有：电性耦接所述上拉控制电路的第一晶体管的漏极的一栅极、电性耦接所述第一输出端（IN1）的一源极，与电性耦接所述第一输出端（OUT1）的一漏极；
至少一电容电性耦接于所述第二晶体管（T2）的源极与漏极之间。
15.如权利要求14所述的移位寄存器，其特征在于，所述第一下拉控制电路包含：一第四晶体管（T4）有：电性耦接所述第二输入端（IN2）的一栅极、电性耦接该栅极的一源极，与电性耦接所述第二输出端（OUT2）的一漏极；以及一第八晶体管（T8）具有：电性耦接所述上拉电路的第二晶体管（T2）的栅极的一栅极、电性耦接所述第四晶体管（T4）的漏极的一源极，以及经配置以接收所述供应电压（VSS）的一漏极。
16.如权利要求15所述的移位寄存器，其特征在于，所述第一下拉电路包含：一第六晶体管（T6）具有：电性耦接所述第一下拉控制电路的第四晶体管（T4）的漏极的一栅极、电性耦接所述上拉电路的第二晶体管（T2）的栅极的一源极，与电性耦接所述上拉电路的第二晶体管（T2）的漏极的一漏极；以及一第七晶体管（T7）具有：电性耦接所述第一下拉控制电路的第四晶体管（T4）的漏极的一栅极、电性耦接所述上拉电路的第二晶体管（T2）的漏极的一源极，以及经配置以接收所述供应电压（VSS）的一漏极。
17.如权利要求16所述的移位寄存器，其特征在于，所述第二下拉电路包含：一第九晶体管（T9）具有：电性耦接所述第四输入端（IN4）的一栅极、电性耦接所述上拉电路的第二晶体管（T2）的漏极的一源极，以及经配置以接收所述供应电压（VSS）的一漏极；
一第十晶体管（T10）具有：电性耦接所述第四输入端（IN4）的一栅极、电性耦接所述上拉电路的第二晶体管（T2）的栅极的一源极，与电性耦接所述上拉电路的第二晶体管（T2）的漏极的一漏极；以及一第十一晶体管（T11）具有：电性耦接所述上拉电路的第二晶体管（T2）的栅极的一栅极、电性耦接所述第四输入端（IN4）的一源极，以及经配置以接收所述供应电压（VSS）的一漏极。
18.如权利要求17所述的移位寄存器，其特征在于，所述第三下拉电路包含：一第十二晶体管（T12）具有：电性耦接所述第六输入端（IN6）的一栅极、电性耦接所述上拉电路的第二晶体管（T2）的栅极的一源极，以及经配置以接收所述供应电压（VSS）的一漏极；以及一第十三晶体管（T13）则具有：电性耦接所述第六输入端（IN6）的一栅极、电性耦接所述上拉电路的第二晶体管（T2）的漏极的一源极，以及经配置以接收所述供应电压（VSS）的一漏极。
19.如权利要求18所述的移位寄存器，其特征在于，每个所述的级Sn还包含：一第七输入端（IN7），用以接收一第七输入信号；
一第八输入端（IN8），则用以接收一第八输入信号；
一第三晶体管（T3）具有：电性耦接所述第七输入端（IN7）的一栅极、配置以接收所述供应电压（VSS）的一源极，与电性耦接所述上拉控制电路的第一晶体管（T1）的漏极的一漏极；以及一第五晶体管（T5）具有：电性耦接所述第八输入端（IN8）的一栅极、配置以接收所述供应电压（VSS）的一源极，与电性耦接所述上拉控制电路的第一晶体管（T1）的漏极的一漏极，其中，所述第七输入信号相对应于第n+2级Sn+2的输出信号（On+2），且所述第八输入信号相对应于第n-2级Sn-2的输出信号（On-2）。
移位寄存器
技术领域
[0001] 本发明是有关于一种移位寄存器，且特别是有关于一种具有多级的移位寄存器，并且每相邻二级共用一下拉控制电路。
背景技术
[0002] 液晶显示器(LCD)具有一液晶显示面板，其中液晶显示面板是由液晶单元与其关连对应的像素所组成。而这些像素的配置排列则是以矩阵的方式，其具有水平与垂直排列的信号线（data lines）与栅线（gate lines）。液晶显示面板是通过驱动电路来驱动，其中驱动电路包含栅驱动器与信号驱动器。栅驱动器将产生多个连续栅信号(扫描信号)，并作用于栅线上，以一列一列地方式连续启动像素。信号驱动器则产生多个源信号(数据信号)，例如，连续地对图像信号进行取样，并同时适用于信号线，且与栅信号相关，其中栅信号作用于栅线以调整液晶显示面板上的液晶单元的状态，故将得以控制透光度，从而显示画面于液晶显示器上。
[0003] 因此，于这样的驱动电路中，移位寄存器是用于栅驱动器，以产生多个栅信号，进而连续驱动栅线。欲降低制造成本，目前于移位寄存器与栅驱动器的整合上，已有一些成果来达成的。例如，将移位寄存器与栅驱动器整合制造于液晶显示面板的玻璃基材上，换言的，即通过使用非晶硅(a-Si)薄膜晶体管(TFTs)，且/或低温多晶硅(LTPS)薄膜晶体管，来达成栅极驱动芯片整合于液晶面板(GOA)的配置。
[0004] 一般而言，移位寄存器具有多级，而其设计是使于实施过程中，部分薄膜晶体管将启动一段时间，以达到放电目的。另外，通常也提供两个或两个以上的时序信号，至此种移位寄存器上，以自一级的输入信号平移其对应的输出信号，其中此输入信号为前级的输出信号。因此将产生多个连续移位输出信号。当这两个或两个以上的时序信号具有相同的高频时，将会于实施操作过程中，频繁地启动移位寄存器上的部分薄膜晶体管。然而，若电压连续或频繁地实施于，由非晶硅(a-Si)或低温多晶硅(LTPS)材质所组成的薄膜晶体管上，于一段时间后，薄膜晶体管的特性将因其应力作用而产生退化，进而导致薄膜晶体管无法正常运作，使降低移位寄存器的可靠度。因此，若欲使移位寄存器可以确实正常地运作，可通过实施多个下拉电路以降低其所产生的应力，然而，这将使得液晶显示器中的液晶显示面板设计，变得相对繁杂许多。
[0005] 因而，迄今为止，本领域技术人员无不穷其努力找寻其解决的道，以改善上述的问题症结。
发明内容
[0006] 依照本发明一实施例，一种移位寄存器，包含多级{Sn},n=1,2,…,N，N为一正整数。每级Sn包含一第一输入端IN1、一第二输入端IN2、一第三输入端IN3、一第四输入端IN4、一第五输入端IN5、一第六输入端IN6、一第七输入端IN7与一第八输入端IN8。其中第一输入端IN1，用以接收一第一时序信号CK1与一第二时序信号XCK1中的一信号。第二输入端IN2，用以当第一输入端IN1接收第一时序信号CK1时，接收一第三时序信号CK2，而当第一输入端IN1接收第二时序信号XCK1时，接收一第四时序信号XCK2。第三输入端IN3，则用以接收一供应电压VSS。
[0007] 再者，每一级Sn包含第一输出端OUT1与一第二输出端OUT2，其中第一输出端OUT1，用以输出一输出信号On，而第二输出端OUT2，用以输出一下拉信号kn。
[0008] 此外，每一级Sn包含一上拉电路、一上拉控制电路、一第一下拉电路、一第二下拉电路与一第三下拉电路。其中，上拉电路电性耦接于第一输入端IN1与第一输出端OUT1之间，而上拉控制电路电性耦接于第五输入端IN5与上拉电路之间。第一下拉电路电性耦接上拉电路，而第一下拉控制电路电性耦接第二输入端IN2、第二输出端OUT2与第一下拉电路。第二下拉电路电性耦接第四输入端IN4、第一下拉控制电路与上拉电路。第三下拉电路则电性耦接第六输入端IN6、第二下拉电路与上拉电路。
[0009] 而多级{Sn}串行电性耦接，因此第n级Sn中的第四输入端IN4电性耦接第n-1级Sn-1的第二输出端OUT2，用以从中接收相对应的下拉输出信号Kn-1，或电性耦接第n+1级Sn+1，用以从中接收相对应的下拉输出信号Kn+1。第n级Sn中的第五输入端IN5电性耦接第n-1级Sn-1的第一输出端OUT1，用以从中接收相对应的输出信号On-1。第n级Sn中的第六输入端IN6电性耦接第n+1级Sn+1的第一输出端OUT1，用以从中接收相对应的输出信号On+1。第n级Sn中的第七输入端IN7电性耦接第n+2级Sn+2的第一输出端OUT1，用以从中接收相对应的输出信号On+2。第n级Sn中的第八输入端IN8电性耦接该第n-2级Sn-2的第一输出端OUT1，用以从中接收相对应的输出信号On-2。
[0010] 依照本发明另一实施例，一种移位寄存器，包含多级，{Sn},n=1,2,…,N，N为一正整数。
[0011] 每级包含一第一输入端IN1、一第二输入端IN2、一第三输入端IN3、一第四输入端IN4、一第五输入端IN5、一第六输入端IN6、一第一输出端OUT1与一第二输出端OUT2。其中，第一输入端IN1，用以接收第一时序信号CK1与第二时序信号XCK1其中的一信号。第二输入端IN2，用以当第一输入端IN1接收到第一时序信号CK1时，接收一第三时序信号CK2，而当第一输入端IN1接收第二时序信号XCK1时，接收一第四时序信号XCK2。第三输入端IN3，用以接收一供应电压VSS。第四输入端IN4，用以接收一第四输入信号。第五输入端IN5，用以接收一第五输入信号。第六输入端IN6，用以接收一第六输入信号。第一输出端OUT1，用以输出一输出信号On。第二输出端OUT2，则用以输出一下拉信号Kn。
[0012] 每级Sn还包含一上拉电路、一上拉控制电路、一第一下拉电路、一第一下拉控制电路、一第二下拉电路与一第三下拉电路。其中上拉电路电性耦接于第一输入端IN1与第一输出端OUT1之间。上拉控制电路电性耦接于第一输入端IN5与第上拉电路之间。第一下拉电路电性耦接上拉电路。第一下拉控制电路电性耦接第二输入端IN2、第二输出端OUT2与第一下拉电路。第二下拉电路电性耦接第四输入端IN4、第一下拉控制电路与上拉电路。而第三下拉电路则电性耦接第六输入端IN6、第二下拉电路与上拉电路。依照本发明一实施例，第四输入信号相对应于第n-1级Sn-1的下拉输出信号Kn-1与第n+1级Sn+1的下拉输出信号Kn+1其中之一，其中第五信号相对应于第n-1级Sn-1的输出信号On-1，而其中第六信号相对应于第n+1级Sn+1的输出信号On+1。
[0013] 依照本发明另一实施例，一种移位寄存器，包含多级，{Sn},n=1,2,…,N，N为一正整数。依照本发明一实施例，每级包含一上拉电路、一上拉控制电路、一下拉电路、一下拉控制电路与一关键下拉电路。其中，上拉电路具有一输入端，用以接收一第一时序信号CK1或一第二时序信号XCK1，一输出端用以响应输出一输出信号On，与一输入节点Qn。上拉控制电路电性耦接于上拉电路的输入节点Qn并配置以当接收一第一信号时，上拉控制电路将响应产生一信号，提供至上拉电路的输入节点Qn，进而开启上拉电路。下拉电路电性耦接上拉电路的输入节点Qn并配置以提供一第一电压至输入节点Qn与上拉电路的输出端其中之一。下拉控制电路配置以接收一第三信号CK2与一第四信号XCK2其中之一，并响应产生第一电压，使开启Sn级的下拉电路与Sn-1级和Sn+1级其中之一的下拉电路。而关键下拉电路则配置以接收第二输入信号。其中第一信号相对应于第n-1级Sn-1的输出信号On-1，并且其中第二输入信号相对应于第n+1级Sn+1的输出信号On+1。
[0014] 依照本发明另一实施例，一种移位寄存器，包含多级，{Sn},n=1,2,…,N，N为一正整数。依照本发明一实施例。每级包含一上拉电路、一上拉控制电路、一第一下拉电路、一第二下拉电路、一第三下拉电路与一第四下拉电路。其中，上拉电路具有一输入端，用以接收一相对应的时序信号Cn，一输出端用以响应输出一输出信号On，与一输入节点Qn介于输入端与输出端之间。上拉控制电路电性耦接于上拉电路的输入节点Qn，并配置用以当接收一第一输入信号时，上拉控制电路将响应产生与第一信号相同的信号，并提供至上拉电路的输入节点Qn，进而开启上拉电路。第一下拉电路电性耦接输入节点Qn与上拉电路的输出端，并且配置以接收下拉信号Kn。第二下拉电路电性耦接输入端Qn与上拉电路的输出端，并且配置以接收第二输入信号。第三下拉电路电性耦接输入端Qn与上拉电路的输出端，并且配置以接收第三输入信号。第四下拉电路配置以接收第四输入信号与响应产生下拉信号Kn，分别提供至第n级Sn的第一下拉电路、第n-1级Sn-1的第二下拉电路和第n+1级Sn+1的第二下拉电路。
[0015] 依据上述实施例，不仅能简化移位寄存器的电路设计，并将确切地使其正常运作，进而改善与提升移位寄存器的可靠度。
附图说明
[0016] 为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附附图的说明如下：
[0017] 图1是绘示依照本发明的一实施例的移位寄存器；
[0018] 图2是绘示依照本发明另一实施例的一种移相寄存器；
[0019] 图3是绘示依照本发明一实施例的一种移相寄存器的栅极驱动芯片整合于液晶面板结构；
[0020] 图4是绘示移向寄存器的相邻二级的电路图；
[0021] 图5是绘示图4中的移向寄存器的各输入与输出信号时序图；
[0022] 图6是绘示根据本发明另一实施例的一种栅极驱动芯片整合于液晶面板结构；
[0023] 图7是绘示移向寄存器的相邻二级的电路图；
[0024] 图8是绘示根据本发明另一实施例的一移向寄存器的栅极驱动芯片整合于液晶面板结构；
[0025] 图9是绘示移向寄存器的相邻二级的电路图；
[0026] 图10是绘示图9中的移向寄存器的各输入与输出信号时序图；
[0027] 图11是绘示依照本发明一实施例的一种移位寄存器；
[0028] 图12是绘示依照本发明一实施例的一种移位寄存器的相邻二级的电路图；
[0029] 图13是绘示图12中的移向寄存器的各输入与输出信号时序图；
[0030] 图14是绘示根据本发明一实施例的寄存器的电路图；
[0031] 图15是绘示依照本发明一实施例的一种移位寄存器的相邻二级的电路图；
[0032] 图16是绘示依照本发明一实施例的一种移位寄存器；
[0033] 图17是绘示依照本发明另一实施例的一种移位寄存器的相邻二级的电路图；
[0034] 图18是绘示图17中的移向寄存器的各输入与输出信号时序图；
[0035] 图19是绘示依照本发明一实施例的一种移位寄存器；
[0036] 图20依照本发明另一实施例的一种移位寄存器的相邻二级的电路图。
[0037] 附图标号
[0038] 100：移位寄存器
[0039] 111：第一时序信号线
[0040] 112：第二时序信号线
[0041] 113：第三时序信号线
[0042] 114：第四时序信号线
[0043] 115：参考线
[0044] 200：移位寄存器
[0045] 300：移位寄存器
[0046] 310：上拉电路
[0047] 320：上拉控制电路
[0048] 330：第一下拉电路
[0049] 340：第一下拉控制电路
[0050] 350：第二下拉电路
[0051] 360：关键下拉电路
[0052] 380：第一列
[0053] 390：第二列
[0054] 400：移位寄存器
[0055] 500：移位寄存器
[0056] 510a：上拉电路
[0057] 510b：上拉电路
[0058] 520a：上拉控制电路
[0059] 520b：上拉控制电路
[0060] 530a：下拉电路
[0061] 530b：下拉电路
[0062] 530c：下拉电路
[0063] 530d：下拉电路
[0064] 540a：下拉控制电路
[0065] 540b：下拉控制电路
[0066] 560a：关键下拉电路
[0067] 560b：关键下拉电路
[0068] 600：移位寄存器
[0069] 700：移位寄存器
[0070] 710：上拉电路
[0071] 720：上拉控制电路
[0072] 730：第一下拉电路
[0073] 740：第一下拉控制电路
[0074] 750：第二下拉电路
[0075] 760：第三下拉电路
[0076] 800：移位寄存器
[0077] 810：上拉电路
[0078] 900：移位寄存器
[0079] 1000：移位寄存器
[0080] 1010：上拉电路
[0081] 1020：上拉控制电路
[0082] 1100：移位寄存器
[0083] 1200：移位寄存器
[0084] 1300：移位寄存器
具体实施方式
[0085] 下列揭露提供几种不同的实施例，以实行本发明的各种不同特征。下列范例中，所描述的组成与配置，皆是用来简化本揭露。当然，范例中的组成与配置仅为示范，在实际运用时，并不受限于这些示范。此外，本揭露可能在不同的范例中，重复引用相同的参考数字和/或字母。而为了使本发明的叙述更加详尽与完备，可参照所附的附图及以下所述各种实施例，附图中相同的号码代表相同或相似的元件。
[0086] 请参照图1，如图所示是根据本发明的一实施例的移位寄存器100。移位寄存器包含第一时序信号线111用以提供第一时序信号CK1、第二时序信号线112用以提供第二时序信号XCK1、第三时序信号线113用以提供第三时序信号CK2、第四时序信号线114用以提供第四时序信号XCK2与参考线115用以提供供给电压VSS。
[0087] 于一实施例中，第一时序信号、第二时序信号、第三时序信号与第四时序信号皆分别具有一频率及一相位，其中第一信号的频率与第二信号的频率于大致上相同，而第一信号的相位与第二信号的相位则于大致上相反，并且第三信号的频率与第四信号的频率于大致上相同，该第三信号的相位与第四信号的相位则于大致上相反。于一实施例中，第一时序信号的频率高于第三时序信号的频率。
[0088] 移位寄存器100，包含多级{Sn},n=1,2,…,N，N为一正整数。
[0089] 每级包含一第一输入端IN1、一第二输入端IN2、一第三输入端IN3、一第四输入端IN4、一第五输入端IN5、一第六输入端IN6、一第七输入端IN7与一第八输入端IN8。其中第一输入端IN1，用以接收一第一时序信号CK1与一第二时序信号XCK1中的一信号。第二输入端IN2，用以当第一输入端接收第一时序信号CK1时，接收一第三时序信号CK2，而当第一输入端接收第二时序信号XCK1时，接收一第四时序信号XCK2。第三输入端IN3，则用以接收一供应电压VSS。
[0090] 每一级Sn包含第一输出端OUT1与一第二输出端OUT2，其中第一输出端OUT1，用以输出一输出信号On，而第二输出端OUT2，用以输出一下拉信号kn。
[0091] 多级{Sn}串行电性耦接。如图1所示，第n级Sn中的第四输入端IN4电性耦接第n-1级Sn-1的第二输出端OUT2，用以从中接收相对应的下拉输出信号Kn-1，或电性耦接第n+1级Sn+1，用以从中接收相对应的下拉输出信号Kn+1。第n级Sn中的第五输入端IN5电性耦接第n-1级Sn-1的第一输出端OUT1，用以从中接收相对应的输出信号On-1。第n级Sn中的第六输入端IN6电性耦接第n+1级Sn+1的第一输出端OUT1，用以从中接收相对应的输出信号On+1。第n级Sn中的第七输入端IN7电性耦接第n+2级Sn+2的第一输出端OUT1，用以从中接收相对应的输出信号On+2。第n级Sn中的第八输入端IN8电性耦接该第n-2级Sn-2的第一输出端OUT1，用以从中接收相对应的输出信号On-2。
[0092] 请参照图2，图2是依照本发明另一实施例的一种移相寄存器200。移相寄存器200具有与移相寄存器100相同的设计，除了第n级Sn中的第四输入端IN4电性耦接第n-1级Sn-1的第二输出端OUT2，用以从中接收相对应的下拉输出信号Kn-1。
[0093] 请参照图3，图3是依照本发明一实施例的一种移相寄存器300的栅极驱动芯片整合于液晶面板结构。移相寄存器300具有多级{Sn}，分别沉积或型成于玻璃基材上。而图3仅绘示4级Sn、Sn+1、Sn+2与Sn+3。每级具有一上拉控制电路320与一上拉电路310形成于玻璃基材的第一列380上，其中上拉电路310邻接上拉控制电路320。每级更具有一第一下拉控制电路340、一第一下拉电路330、一第二下拉电路350与一关键下拉电路360依次形成于第二列390，其中第二列390邻接第一列380。
[0094] 由于第一时序信号CK1、第二时序信号XCK1、第三时序信号CK2与第一时序信号XCK1为一级的输入信号，所以第一下拉电路340可为一CK下拉控制电路或一XCK下拉电路；第二下拉电路350可为一XCK下拉控制电路或一CK下拉电路。例如，若第一时序信号CK1与第三时序信号CK2分别为一级的第一输入信号N1与第二输入信号N2，又例如，于Sn级中，第一下拉控制电路340、第一下拉电路330与第二下拉电路350分别对应于一CK下拉控制电路、一CK下拉电路与一XCK下拉控制电路。若第二时序信号XCK1与第四时序信号XCK2分别为一级的第一输入信号N1与第二输入信号N2，又例如，于Sn+1级中，第一下拉控制电路340、第一下拉电路330与第二下拉电路350分别对应于一XCK下拉控制电路、一XCK下拉电路与一CK下拉控制电路。
[0095] 对于此上述此种设计方式，单一下拉控制电路340是用以控制Sn级的第一上拉电路与Sn-1级的上拉电路。
[0096] 请参照图4，其是绘示移向寄存器300的相邻二级Sn与Sn+1的电路图。每级包含一第一输入端IN1、一第二输入端IN2、一第三输入端IN3、一第四输入端IN4、一第五输入端IN5、一第六输入端IN6、一第一输出端OUT1与一第二输出端OUT2。其中第一输入端IN1，用以接收一第一时序信号CK1与一第二时序信号XCK1中的一信号。第二输入端IN2，用以当第一输入端接收第一时序信号CK1时，接收一第三时序信号CK2，而当第一输入端接收第二时序信号XCK1时，接收一第四时序信号XCK2。第三输入端IN3，则用以接收一供应电压VSS。第五输入端IN5用以接收一第五信号，而第六输入端IN6用以接收一第六信号。第一输出端OUT1与第二输出端OUT2，则分别用以输出一输出信号On与一下拉信号kn。
[0097] 每级Sn包含一上拉电路310、一上拉控制电路320、一第一下拉电路330、一第一下拉控制电路340、一第二下拉电路350与一第三下拉电路360。其中上拉电路电性耦接于第一输入端IN1与第一输出端OUT1之间。上拉控制电路320电性耦接于第五输入端IN5与上拉电路310之间。第一下拉电路330电性耦接上拉电路310。第一下拉控制电路340电性耦接第二输入端IN2、第二输出端OUT2与第一下拉电路330。第二下拉电路350电性耦接第四输入端IN4、第一下拉控制电路340与上拉电路310。而第三下拉电路360则电性耦接第六输入端IN6、第二下拉电路350与上拉电路310。如图3所示，第四输入信号相对应于第n+1级Sn+1的下拉输出信号Kn+1，而第五信号相对应于第n-1级Sn-1的输出信号On-1，第六信号则相对应于第n+1级Sn+1的输出信号On+1。
[0098] 具体而言，上拉控制电路320包含一第一晶体管T1具有一栅极电性耦接第五输入端IN5，用以接收第n-1级Sn-1的输出信号On-1、一源极电性耦接栅极与一漏极电性耦接一节点Q。
[0099] 上拉电路310包含一第二晶体管T2具有一栅极电性耦接一节点Q、一源极电性耦接第一输入端IN1，用以接收第一时序信号CK1或第二时序信号XCK1、与一漏极电性耦接第一输出端OUT1，用以输出一级输出信号On，来相对应于源极所接收的第一时序信号CK1或第二时序信号XCK1。此外，上拉电路310还包含两个串接电容，电性耦接于第二晶体管T2的源极与漏极之间。
[0100] 第一下拉控制电路340包含第四晶体管T4与第八晶体管T8。其中，第四晶体管T4具有一栅极电性耦接第二输入端IN2，用以当第二晶体管T2的源极接收第一时序信号CK1时，接收第三时序信号CK2，而当第二晶体管T2的源极接收第二时序信号XCK1时，则接收第四时序信号XCK2、一源极电性耦接栅极与一漏极电性耦接第二输出端OUT2，用以输出下拉信号kn至Sn或Sn+1级的第二下拉电路350。第一下拉控制电路340还包含一第八晶体管T8具有一栅极电性耦接至节点Q，其中节点Q电性耦接上拉电路310的第二晶体管T2的栅极、一源极电性耦接第四晶体管T4的源极与一漏极配置以接收供应电压VSS。
[0101] 第一下拉电路330包含第六晶体管T6与第七晶体管T7。其中，第六晶体管T6具有一栅极电性耦接第一下拉控制电路340的第四晶体管T4的漏极、一源极电性耦接节点Q或上拉电路310的第二晶体管T2的栅极与一漏极电性耦接上拉电路310的第二晶体管T2的漏极，其中上拉电路310的第二晶体管T2的漏极电性耦接至第一输出OUT1。第七晶体管T7具有一栅极电性耦接第一下拉控制电路340的第四晶体管T4的漏极、一源极电性耦接上拉电路310的第二晶体管T2的漏极与一漏极配置以接收供应电压VSS。
[0102] 第二下拉电路350包含一第九晶体管T9、一第十晶体管T10与一第十一晶体管T11。其中，第九晶体管T9具有一栅极电性耦接第四输入端IN4，用以接收第n+1级Sn+1的下拉信号Kn+1或第n-1级Sn-1的下拉信号Kn-1、一源极电性耦接上拉电路310的第二晶体管T2的漏极与一漏极配置以接收供应电压VSS。第十晶体管T10具有一栅极电性耦接第四输入端IN4，用以接收第n+1级Sn+1的下拉信号Kn+1或第n-1级Sn-1的下拉信号Kn-1、一源极电性耦接节点Q或上拉电路310的第二晶体管T2的栅极与一漏极电性耦接上拉电路310的第二晶体管T2的漏极。而第十一晶体管T11则具有一栅极电性耦接上拉电路310的第二晶体管T2的栅极、一源极电性耦接第四输入端IN4与一漏极配置以接收供应电压VSS。
[0103] 第三下拉电路360包含一第十二晶体管T12与一第十三晶体管T13。其中，第十二晶体管T12具有一栅极电性耦接第六输入端IN6，用以接收第n+1级Sn+1的输出信号On+1、一源极电性耦接节点Q或上拉电路310的第二晶体管T2的栅极与一漏极置以接收供应电压VSS。而第十三晶体管T13具有一栅极电性耦接第六输入端IN6或接收第n+1级Sn+1的输出信号On+1、一源极电性耦接上拉电路310的第二晶体管T2的漏极与一漏极配置以接收供应电压VSS。
[0104] 此外，每级Sn还包含一第七输入端IN7，用以接收一第七输入信号、一第八输入端IN8，用以接收一第八输入信号、一第三晶体管T3与一第五晶体管T5。其中，第七输入信号相对应于第n+2级Sn+2的输出信号On+2，而第八输入信号则相对应于第n-2级Sn-2的输出信号On-2。第三晶体管T3具有一栅极电性耦接第七输入端IN7、一源极配置以接收供应电压VSS与一漏极电性耦接上拉控制电路320的第一晶体管T1的漏极。而第五晶体管T5则具有一栅极电性耦接第八输入端IN8、一源极配置以接收供应电压VSS与一漏极电性耦接上拉控制电路320的第一晶体管T1的漏极。
[0105] 当第一时序信号CK1与第二时序信号XCK1分别为第一输入端N1与第二输入端N2的输入信号时，第一下拉控制电路340、第一下拉电路330、第二下拉电路350与第三下拉电路360分别对应于如图3所示的XCK下拉控制电路、XCK下拉电路、CK下拉电路与关键下拉电路。
[0106] 请参照图5，其是绘示图4中的移向寄存器的各输入与输出信号时序图。第一时序信号CK1、第二时序信号XCK1、第三时序信号CK2与第四时序信号XCK2皆为输入信号。而第一时序信号CK1、第二时序信号XCK1、第三时序信号CK2与第四时序信号XCK2皆具有一频率及一相位特性。其中第一信号CK1的频率与第二信号XCK1的频率于大致上相同，而第一信号CK1的相位与第二信号XCK1的相位则于大致上相反，并且第三信号CK2的频率与第四信号XCK2的频率于大致上相同，该第三信号CK2的相位与第四信号XCK2的相位则于大致上相反。于一实施例中，第一时序信号CK1的频率高于第三时序信号CK2的频率。
[0107] 信号On与On-1分别为Sn级与Sn-1级的输出信号，对应于Sn级与Sn-1级所接收的输入信号。信号K1为Sn-1级或Sn+1级的输出端OUT2所输出的下拉信号。信号Qn与Qn+1分别为Sn级或Sn+1级的节点Q上的电压值。
[0108] 请参照图6，其是绘示根据本发明另一实施例的一种栅极驱动芯片整合于液晶面板结构。移向寄存器400的通用开放式电路结构与图3所示的通用开放式电路结构相同，除了一单一CK/XCK上拉控制电路是用于控制Sn级的CK/XCK上拉电路与Sn+1级的一XCK/CK上拉电路。
[0109] 请参照图7，其是绘示移向寄存器400的二相邻Sn级与Sn+1级的电路图。此电路图与图4所示的移向寄存器300相同，除了第四输入信号是对应于n-1级Sn-1的下拉信号Kn-1。
[0110] 请参照图8，其是绘示根据本发明另一实施例的一移向寄存器500的栅极驱动芯片整合于液晶面板结构。
[0111] 请参照图9，其是绘示移向寄存器500的一对相邻Sn级与Sn+1级的电路图。此对相邻Sn级与Sn+1级包含上拉电路510a与510b、上拉控制电路520a与520b、下拉控制电路540a与540b、下拉电路530a、530b、530c与530d和关键下拉电路560a与560b。
[0112] 更具体而言，上拉电路510a包含一第一晶体管T1具有一栅极电性耦接节点Qn、一源极电性耦接输入端，用以接收第一时序信号CK1与一漏极电性耦接输出端，用以输出输出信号On。上拉电路510b包含一第一晶体管T2具有一栅极电性耦接节点Qn+1、一源极电性耦接输入端，用以接收第二时序信号XCK1与一漏极电性耦接输出端，用以输出输出信号On+1。
[0113] 上拉控制电路520a包含一第三晶体管T3与一第四晶体管T4。第三晶体管T3具有一栅极、一源极电性耦接Sn-1级的输入端，用以从中接收输出信号On-1、与一漏极电性耦接输入节点Qn或上拉电路510a的栅极。第四晶体管T4具有一栅极电性耦接Sn-1级的输入节点Qn-1、一源极配置以接收第二时序信号XCK1与一漏极电性耦接第三晶体管T3的栅极。上拉控制电路520b包含一第五晶体管T5与一第六晶体管T6。第五晶体管T5具有一栅极、一源极电性耦接Sn级的输入端，用以从中接收输出信号On、与一漏极电性耦接输入节点Qn+1或上拉电路510b的栅极。第六晶体管T6具有一栅极电性耦接Sn级的输入节点Qn、一源极配置以接收第一时序信号CK1与一漏极电性耦接第五晶体管T5的栅极。
[0114] 下拉控制电路540a包含一第七晶体管T7、一第八晶体管T8与一第九晶体管T9。其中，第七晶体管T7具有一栅极配置以接收第三时序信号CK2、一源极电性耦接至栅极与一漏极电应耦接一节点K。第八晶体管T8具有一栅极电性耦接输入节点Qn或第n+1级Sn+1的上拉电路510b的第二晶体管的T2栅极、一源极电性耦接节点K与一漏极配置以接收一供应电压VSS。第九晶体管T9具有一栅极电性耦接输入节点Qn、一源极电性耦接节点K与一漏极配置以接收供应电压VSS。下拉控制电路540b包含一第十晶体管T10、一第十一晶体管T11与一第十二晶体管T12。其中，第十晶体管T10具有一栅极配置以接收第四时序信号XCK2、一源极电性耦接至栅极与一漏极电应耦接一节点P。第十一晶体管T11具有一栅极电性耦接输入节点Qn+1或第n+1级Sn+1的上拉电路510b的第二晶体管T2的栅极、一源极电性耦接节点P与一漏极配置以接收一供应电压VSS。第十二晶体管T12具有一栅极电性耦接输入节点Qn或第n级Sn的上拉电路510a的第一晶体管T1的栅极、一源极电性耦接节点P与一漏极配置以接收供应电压VSS。
[0115] 下拉电路530a包含一第十三晶体管T13与一第十四晶体管T14。其中，第十三晶体管T13具有一栅电性耦接下拉控制电路540a的节点K、一源极电性耦接输入节点Qn与一漏极配置以接收供应电压VSS。而第十四晶体管T14具有一栅极电性耦接下拉控制电路540a的节点K、一源极电性耦接上拉电路510a的输出端与一漏极配置以接收供应电压VSS。
[0116] 下拉电路530b包含一第十五晶体管T15与一第十六晶体管T16。其中，第十五晶体管T15具有一栅电性耦接下拉控制电路540a的节点K、一源极电性耦接输入节点Qn+1与一漏极配置以接收供应电压VSS。而第十六晶体管T16具有一栅极电性耦接下拉控制电路540a的节点K、一源极电性耦接上拉电路510b的输出端与一漏极配置以接收供应电压VSS。
[0117] 下拉电路530c包含一第十七晶体管T17与一第十八晶体管T18。其中，第十七晶体管T17具有一栅电性耦接下拉控制电路540b的节点P、一源极电性耦接Sn级的输入节点Qn与一漏极。而第十八晶体管T18具有一栅极电性耦接下拉控制电路540b的节点P、一源极电性耦接Sn+1级的输入节点或从中接收输出信号On+1与一漏极电性耦接第十七晶体管T17的漏极。
[0118] 下拉电路530d包含一第十九晶体管T19与一第二十晶体管T20。其中，第十九晶体管T19具有一栅电性耦接下拉控制电路540b的节点P、一源极电性耦接Sn级的输入节点Qn与一漏极配置以接收供应电压VSS。而第二十晶体管T20具有一栅极电性耦接下拉控制电路540b的节点P、一源极电性耦接Sn+1级的输出节点或从中接收输出信号On+1与一漏极配置以接收供应电压VSS。
[0119] 关键下拉电路560a包含一第二十一晶体管T21与一第二十二晶体管T22。其中，第二十一晶体管T21具有一栅极电性耦接第n+1级Sn+1的输出端，用以从中接收输出信号On+1、一源极电性耦接Sn级的输入节点Qn与一漏极配置以接收供应电压VSS。而第二十二晶体管T22则具有一栅极电性耦接第n+1级Sn+1的输出端，用以从中接收输出信号On+1、一源极电性耦接上拉电路510a的输出端，用以从中接收输出信号On与一漏极配置以接收供应电压VSS。
[0120] 关键下拉电路560b包含一第二十三晶体管T23与一第二十四晶体管T24。其中，第二十三晶体管T23具有一栅极电性耦接Sn+2级的输出端，用以从中接收输出信号On+2、一源极电性耦接下拉电路530b的第十六晶体管T16的栅极与一漏极配置以接收供应电压VSS。而第二十四晶体管T24则具有一栅极电性耦接第n+2级Sn+2的输出端，用以从中接收输出信号On+2、一源极电性耦接Sn+1级的输出端，用以从中接收输出信号On+1与一漏极配置以接收供应电压VSS。
[0121] 此外，Sn级还包含一第二十五晶体管T25与一第二十六晶体管T26。其中，第二十五晶体管T25具有一栅极配置以接收第n-2级Sn-2的输出信号On-2、一源极配置以接收供应电压VSS与一漏极电性耦接输入节点Qn或上拉电路510a的第一晶体管T1的栅极。而第二十六晶体管T26具有一栅极配置以接收第n+2级Sn+2的输出信号On+2、一源极配置以接收供应电压VSS与一漏极电性耦接输入节点Qn或上拉电路510a的第一晶体管T1的栅极。Sn+1级还包含一第二十七晶体管T27与一第二十八晶体管T28。其中，第二十七晶体管T27具有一栅极配置以接收第n+3级Sn+3的输出信号On+3、一源极配置以接收供应电压VSS与一漏极电性耦接输入节点Qn+1或上拉电路510b的第二晶体管T2的栅极。而第二十八晶体管T28具有一栅极配置以接收第n-1级Sn-1的输出信号On-1、一源极配置以接收供应电压VSS与一漏极电性耦接输入节点Qn+1或上拉电路510b的第二晶体管T2的栅极。
[0122] 请参照图10，其是绘示图9中的移向寄存器的各输入与输出信号时序图。第一时序信号CK1、第二时序信号XCK1、第三时序信号CK2与第四时序信号XCK2皆为输入信号。信号On与On-1分别为Sn级与Sn-1级的输出信号，对应于Sn级与Sn-1级所接收的输入信号。信号K与P分别为于节点K与P的电压值。而信号Qn与Qn+1分别为Sn级或Sn+1级的节点上的电压值。
[0123] 请参照图11，图11是绘示依照本发明一实施例的一种移位寄存器600。移位寄存器600包含多级{Sn},n=1,2，…,N，N为大于1的正整数。而这些多级{Sn}相互串行电性耦接。图11仅显示移位寄存器600的第一级S1至第四级S4。其中，每一级S1、S2、S3与S4皆配置以接收相对应的时序信号C1、C2、C3或C4与一供应电压VDDa或VDDb，并且对应输出一输出信号O1、O2、O3或O4。再者，每一级Sn也配置以接收Sn-1级的输出信号On-1与Sn+2级的输出信号On+2。例如，S2级电性耦接S1级，且S2级是用以分别从中接收输出信号O1与O4。至于第一级S1，一启始信号ST级应用于此。此外，每一级S1、S2、S3或S4也输出一相对应的下拉信号K1、K2、K3或K4，用以提供至下一级。
[0124] 请参照图12，图12是绘示依照本发明一实施例的一种移位寄存器700的第一级S1与第二级S2的电路图。其中，S1级或S2级各包含一上拉电路710、一拉控制电路720、一第一下拉电路730、一第二下拉电路750、一第三下拉电路760与一第一下拉控制电路740彼此相互间电性耦接。
[0125] 至于S1级，上拉电路710配置以接收一第一时序信号C1并对应输出一输出信号O1。上拉控制电路720的配置是用以，当接收启始信号ST时，上拉控制电路720将产生一信号并传送至上拉电路710，来开启上拉电路710。下拉控制电路740的配置是用以接收第一供给电压信号VDDa并对应产生下拉信号K1，提供至此级的第一下拉电路730与下一级S2的第二下拉电路750。S1级的第三下拉电路760是配置以接收S3级的输出信号O3。
[0126] 至于S2级，上拉电路710配置以接收一第二时序信号C2并对应输出一输出信号O2。上拉控制电路720的配置是用以，当接收S1级的输出信号O1时，上拉控制电路720将产生一信号并传送至上拉电路710，来开启上拉电路710。下拉控制电路740的配置是用以接收第一供给电压信号VDDb并对应产生下拉信号K2，提供至此级的第一下拉电路730与下一级S3的第二下拉电路750。S2级的第二下拉电路750是配置以接收S1级的下拉信号O1。第三下拉电路760是配置以接收S4级的下拉信号O4。
[0127] 如图12所示，至于S1级，更具体而言，上拉控制电路720包含一第一晶体管T1具有一栅极用以接收起始信号ST、一源极电性耦接栅极与一漏极电性耦接节点Q1。
[0128] 上拉电路710包含一第二晶体管T2，第二晶体管T2具有一栅极，电性耦接输入节点Q、一源极用以接收第一时序信号C1与一漏极电性耦接至输出端，以输出对应于源极所接收的第一时序信号C1的输出信号O1。此外，上拉电路710还包含两串接电容，电性耦接于第二晶体管T2的源极与漏极之间。
[0129] 下拉控制电路740包含一第四晶体管T4具有一栅极，用以接收第一供应电压信号VDDa、一源极电性耦接至栅极与一漏极，用以输出下拉信号K1，其中下拉信号K1提供至S2级的第二下拉电路750。下拉控制电路740还包含一第八晶体管T8具有一栅极电性耦接至节点Q1，其中节点Q1电性耦接上拉电路710的第二晶体管T2的栅极、一源极电性耦接第四晶体管T4的漏极与一极极配置以接收供应电压VSS。
[0130] 第一上拉电路730包含一第六晶体管T6与一第七晶体管T7。第六晶体管T6具有一栅极，电性耦接第一上拉控制电路740的第四晶体管T4的漏极、一源极电性耦接节点Q1或上拉电路710的第二晶体管T2的栅极与一漏极电性耦接节点Q1或上拉电路710的第二晶体管T2的漏极。第七晶体管T6具有一栅极，电性耦接第一上拉控制电路740的第四晶体管T4的漏极、一源极电性耦接上拉电路710的第二晶体管T2的漏极与一漏极配置以接收供应电压VSS。
[0131] 第二上拉电路750包含一第九晶体管T9、一第十晶体管T10与一第十一晶体管T11。第九晶体管T9具有一栅极、一源极电性耦接上拉电路710的第二晶体管T2的漏极与一漏极配置以接收供应电压VSS。第十晶体管T10具有一栅极、一源极电性耦接节点Q1或上拉电路710的第二晶体管T2的栅极与一漏极电性耦接上拉电路710的第二晶体管T2的漏极。第十一晶体管T11具有一栅极电性耦接上拉电路710的第二晶体管T2的栅极、一源极电性耦接第四输入端IN4与一漏极配置以接收供应电压VSS。
[0132] 第三上拉电路760包含一第十二晶体管T12与一第十三晶体管T13。第十二晶体管T12具有一栅极，用以接收S3级的输出信号O3、一源极电性耦接节点Q1或上拉电路710的第二晶体管T2的栅极与一漏极配置以接收供应电压VSS。第十三晶体管T13具有一栅极，用以接收S3级的输出信号O3、一源极电性耦接上拉电路710的第二晶体管T2的栅极与一漏极配置以接收供应电压VSS。
[0133] 至于S2级，其电路图与S1级的电路图相同，除了上拉控制电路720的第一晶体管T1的栅极是用以接收S1级的输出信号O1。于S2级中，上拉电路710的第二晶体管T2的源极则配置以接收第二时序信号C2，而第一下拉控制电路740的第四晶体管T4的栅极是配置以接收供给电压VDDb。第三下拉控制电路760的晶体管T12与T13的栅极是配置以接收S4级的输出信号O4。此外，S1级的第一下拉控制电路740产生下拉信号K1，以提供至S2级的第二下拉控制电路750的晶体管T9与T10的栅极。
[0134] 请参照图13，其是绘示图12中的移向寄存器的各输入与输出信号时序图。启始信号ST供给至S1级的上拉控制电路720的晶体管T1的栅极。时序信号C1、C2、C3与C4则分别供给至S1级、S2级、S3级与S4级的上拉电路710的晶体管T2的源极。时序信号C1、C2、C3与C4具有相同，而时序信号C1、C2、C3与C4的相位则相互递移。当第二供应电压信号VDDb供给至S2级与S4级的第一下拉控制电路740的晶体管T4的栅极，第一供应电压信号VDDa供给至S1级与S3级的第一下拉控制电路740的晶体管T4的栅极。第一供应电压信号VDDa的频率与第二供应电压信号VDDb的频率大致上相同，第一供应电压信号VDDa的相位与第二供应电压信号VDDb的相位大致上相异。
[0135] 信号O1、O2、O3与O4分别为S1级、S2级、S3级与S4级的输出信号。信号K1与K2为S1或S2级的第一下拉控制电路740所输出的下拉信号。信号Q1、Q2、Q3与Q4分别为S1级的节点Q1、S2级的节点Q2、S3级的节点Q3与S4级的节点Q4上的电压。
[0136] 请参照图14，其根据本发明一实施例的寄存器的电路图。如同图6中的移相寄存器600，移相寄存器800包含多级{Sn},n=1,2，…,N，N为大于1的正整数，其中这些多级{Sn}相互串行电性耦接。每一级S1、S2、S3与S4皆配置以接收相对应的时序信号C1、C2、C3或C4与一供应电压VDDa或VDDb，并且对应输出一输出信号O1、O2、O3或O4。再者，每一级Sn也配置以接收Sn-1级的输出信号On-1与Sn+2级的输出信号On+2。例如，S2级电性耦接S1级，且S2级是用以分别从中接收输出信号O1与O4。至于第一级S1，一启始信号ST级也应用于此。然而，于移相寄存器800中，每一级S2、S3或S4也输出一相对应的下拉信号K1、K2或K3，用以分别立即反馈至前级。
[0137] 请参照图15，图15是绘示依照本发明一实施例的一种移位寄存器900的第一级S1与第二级S2的电路图。移位寄存器900的电路与图12中的移位寄存器900的电路相同，除了第二级S2的第一下拉控制电路所产生的下拉信号K1，提供至第一级S1的第二下拉电路的晶体管T9与T10的至栅极。由于如此的电路配置，移位寄存器900的输入信号与输出信号具有相同时序图，如图13。
[0138] 请参照图16，图16是依照本发明一实施例的一种移位寄存器1000。移位寄存器1000包含多级{Sn}，其中这些多级{Sn}相互串行电性耦接。图16中，仅显示移位寄存器
1000中的第一级至第四级S1、S2、S3及S4。每一级S1、S2、S3及S4是配置以接收对应时序信号C1、C2、C3或C4与一供应电压VDDa或VDDb，并且对应输出一输出信号O1、O2、O3或O4。
再者，每一级Sn也配置以接收Sn-2级的输出信号On-2(n=3及4)。例如，S3级电性耦接S1级，且S2级是用以分别从中接收输出信号O1。至于第一级S1与第二级S2，一启始信号ST级也应用于此。然而，每一级S1、S2、S3或S4也输出一相对应的下拉信号K1、K2、K3或K4，用以分别立即反馈至前级。
[0139] 请参照图17，图17是依照本发明另一实施例的一种移位寄存器1100的第一级S1与第二级S2的电路图。移位寄存器1100的电路与图12中的移位寄存器700的电路相同，除了启始信号ST分别实施于第一级S1与第二级S2的上拉控制电路的晶体管T1的栅极。而至于n=3,4,5，…,及N，其所对应的输出信号On-2则分别提供至Sn-2级，其中信号提供至Sn级的上拉控制电路的晶体管T1的栅极。
[0140] 请参照图18，其是绘示图17中的移向寄存器1100的各输入与输出信号时序图。启始信号ST供给至S1级的上拉控制电路的晶体管T1的栅极。时序信号C1、C2、C3与C4则分别供给至S1级、S2级、S3级与S4级的上拉电路的晶体管T2的源极。时序信号C1、C2、C3与C4具有相同频率，而时序信号C1、C2、C3与C4的相位则相互递移。当第二供应电压信号VDDb供给至S2级与S4级的第一下拉控制电路的晶体管T4的栅极，第一供应电压信号VDDa供给至S1级与S3级的第一下拉控制电路的晶体管T4的栅极。第一供应电压信号VDDa的频率与第二供应电压信号VDDb的频率大致上相同，第一供应电压信号VDDa的相位与第二供应电压信号VDDb的相位大致上相反。
[0141] 信号O1、O2、O3或O4分别为S1级、S2级、S3级与S4级的输出信号。信号K1与K2则是S1级与S2级的第一下拉控制电路的下拉信号。信号Q1、Q2、Q3与Q4分别为S1级的节点Q1、S2级的节点Q2、S3级的节点Q3与S4级的节点Q4上的电压。
[0142] 请参照图19，图19是绘示依照本发明一实施例的一种移位寄存器1200。相似于图16中的移位寄存器1000，移位寄存器1200具有四级S1、S2、S3及S4，其中彼此相互串行电性耦接。每一级S1、S2、S3及S4是配置以接收对应时序信号C1、C2、C3或C4与一供应电压VDDa或VDDb，并且对应输出一输出信号O1、O2、O3或O4。再者，每一级Sn也配置以接收Sn-2级的输出信号On-2(n=3及4)。例如，S3级电性耦接S1级，且S2级是用以分别从中接收输出信号O1。至于第一级S1与第二级S2，一启始信号ST级也实施于此。然而，每一级S1、S2、S3或S4也输出一相对应的下拉信号K1、K2、K3或K4，用以分别立即反馈至前级。
[0143] 请参照图20，图20是依照本发明另一实施例的一种移位寄存器1300的第一级S1与第二级S2的电路图。移位寄存器1300的电路与图17中的移位寄存器1100的电路相同，除了第二级S2的第一下拉控制电路所产生的下拉信号K1，供给至第一级S1的第二下拉电路的晶体管T9与T10的栅极。由于上述如此的电路配置，移位寄存器1300的输入信号与输出信号具有相同时序图，如图13所显示。
[0144] 总而言之，本发明揭露一种移位寄存器，包含多级{Sn},n=1,2，…,N，其中N为一正整数。每一对相邻的Sn级与Sn+1级或Sn-1级与Sn级共用一单一下拉控制电路，因此将能够简化GOA的电路设计，并且减少液晶显示器的面板制造成本。此外，本发明也能降低应力与改善液晶显示器的面板的操作可靠度。
[0145] 虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视前附的权利要求书范围所界定为准。
