输出缓冲器电路和集成电路

摘要

在此公开了一种输出缓冲器电路，包括：电源；输出电路，具有第一场效应晶体管和第二场效应晶体管；输出控制电路；基底电压控制电路；栅极电压控制电路；以及信号提供部分。

权利要求

1.一种输出缓冲器电路，包括：

电源；

输出电路，具有

第一场效应晶体管，以及

第二场效应晶体管，

通过经由用作输出节点的连接点将所述第一场效应晶体管的漏极电极连接到所述第二场效应晶体管的漏极电极，将所述第一场效应晶体管和所述第二场效应晶体管串联连接在电源和参照电势之间；

输出控制电路，用于控制使得所述输出电路的输出处于第一电平的状态、第二电平的状态或高阻抗状态的操作；

基底电压控制电路，用于在所述电源处于导通状态时，将所述输出电路中采用的所述第一场效应晶体管的基底连接到所述输出电路的所述电源；

栅极电压控制电路，用于在所述输出缓冲器电路的所述电源已经处于截止状态、并且从连接到所述输出电路的所述输出节点的另一集成电路接收的信号已经处于所述第一电平的所述状态时，将从所述另一集成电路接收的所述信号提供给所述输出电路中采用的所述第一场效应晶体管的栅极电极；以及信号提供部分，被配置为在所述输出缓冲器电路的所述电源已经处于截止状态、并且从连接到所述输出电路的所述输出节点的另一集成电路接收的信号已经处于所述第一电平的所述状态时，将从所述另一集成电路接收的所述信号提供给所述输出电路中采用的所述第一场效应晶体管的基底；

其中，所述基底电压控制电路采用：

第一开关，其连接在所述电源和所述输出电路中采用的所述第一场效应晶体管的所述基底之间，以及第一控制部分，被配置为控制当所述电源处于导通状态时使得所述第一开关处于导通状态的操作、以及当所述电源处于截止状态时使得所述第一开关处于截止状态的操作；以及所述栅极电压控制电路采用

第二开关，其连接在用于控制在所述输出电路中采用的所述第一场效应晶体管的所述栅极电极上出现的电势的第一栅极控制线、和接线到所述第一场效应晶体管的所述栅极电极的第二栅极控制线之间，第三开关，其连接在所述输出电路的所述输出节点、和接线到所述输出电路中采用的所述第一场效应晶体管的所述栅极电极的所述第二栅极控制线之间，以及第二控制部分，被配置为控制当所述电源处于导通状态时使得所述第二开关处于导通状态并使得所述第三开关处于截止状态的操作、以及当所述电源处于截止状态时使得所述第二开关处于截止状态并使得所述第三开关处于导通状态的操作。

2.如权利要求1所述的输出缓冲器电路，其中所述信号提供部分实现为正-负二极管，所述正-负二极管在所述输出电路中采用的所述第一场效应晶体管的漏极区域和基底之间创建，以用作用于将从所述另一集成电路接收的信号作为设置在所述第一电平的所述状态的信号、提供给所述基底的二极管。

3.如权利要求1所述的输出缓冲器电路，其中当所述输出缓冲器电路的所述电源已经处于截止状态时，所述信号提供部分将在所述输出电路中采用的所述第一场效应晶体管的所述基底选择性地连接到所述输出电路的所述输出节点，以便将从连接到所述输出节点的所述另一集成电路接收的信号作为设置在所述第一电平的所述状态的信号，提供给所述第一场效应晶体管的所述基底。

4.如权利要求1所述的输出缓冲器电路，其中：

所述基底电压控制电路中采用的所述第一开关被创建为第三场效应晶体管，该第三场效应晶体管通过设置在所述第一电平的信号处于截止状态，并且通过设置在所述第二电平的所述信号处于导通状态；

当所述电源处于导通状态时，所述基底电压控制电路中采用的所述第一控制部分将在所述第三场效应晶体管的栅极电极上出现的电势维持在所述第二电平，但是另一方面，当所述电源处于截止状态时，所述第一控制部分将所述第三场效应晶体管的所述栅极电极连接到连接节点，以便将在所述第三场效应晶体管的所述栅极电极上出现的电势维持在所述连接节点上出现的电势，该连接节点接线到所述输出电路的所述输出节点，以用作用于将所述输出缓冲器电路连接到另一集成电路的连接节点；

所述栅极电压控制电路中采用的所述第二开关被创建为第四场效应晶体管，该第四场效应晶体管通过设置在所述第一电平的信号处于截止状态，并且通过设置在所述第二电平的所述信号处于导通状态；

所述栅极电压控制电路中采用的所述第三开关被创建为第五场效应晶体管，该第五场效应晶体管通过设置在所述第一电平的信号处于截止状态，并且通过设置在所述第二电平的所述信号处于导通状态；以及当所述电源处于导通状态时，所述栅极电压控制电路中采用的所述第二控制部分将在所述第四场效应晶体管的栅极电极上出现的电势维持在所述第二电平，但是另一方面，当所述电源处于截止状态时，所述第二控制部分将所述第四场效应晶体管的所述栅极电极连接到所述连接节点，以便将在所述第四场效应晶体管的所述栅极电极上出现的所述电势维持在所述连接节点上出现的电势，该连接节点接线到所述输出电路的所述输出节点，以用作用于将所述输出电路连接到另一集成电路的连接节点。

5.如权利要求4所述的输出缓冲器电路，其中，当所述电源处于截止状态时，所述栅极电压控制电路中采用的所述第二控制部分将在所述输出电路中采用的所述第二场效应晶体管的栅极电极上出现的电势，维持在使得所述第二场效应晶体管处于截止状态的电势。

6.如权利要求3所述的输出缓冲器电路，其中：

所述基底电压控制电路采用

第一开关，其连接在所述电源和所述输出电路中采用的所述第一场效应晶体管的所述基底之间，以及第一控制部分，被配置为控制当所述电源处于导通状态时使得所述第一开关处于导通状态的操作、以及当所述电源处于截止状态时使得所述第一开关处于截止状态的操作；

所述栅极电压控制电路采用

第二开关，其连接在用于控制在所述输出电路中采用的所述第一场效应晶体管的所述栅极电极上出现的电势的第一栅极控制线、和接线到所述第一场效应晶体管的所述栅极电极的第二栅极控制线之间，第三开关，其连接在所述输出电路的所述输出节点、和接线到所述输出电路中采用的所述第一场效应晶体管的所述栅极电极的所述第二栅极控制线之间，以及第二控制部分，被配置为控制当所述电源处于导通状态时使得所述第二开关处于导通状态并使得所述第三开关处于截止状态的操作、以及当所述电源处于截止状态时使得所述第二开关处于截止状态并使得所述第三开关处于导通状态的操作；

所述信号提供部分包括

第四开关，提供在连接节点和所述第一场效应晶体管的所述基底之间，所述连接节点接线到所述输出电路的所述输出节点，以用作用于将所述输出电路连接到另一集成电路的连接节点；以及所述第一控制部分控制当所述电源处于截止状态时使得所述第四开关处于导通状态的操作。

7.如权利要求6所述的输出缓冲器电路，其中：

所述基底电压控制电路中采用的所述第一开关被创建为第三场效应晶体管，该第三场效应晶体管通过设置在所述第一电平的信号处于截止状态，并且通过设置在所述第二电平的所述信号处于导通状态；

当所述电源处于导通状态时，所述基底电压控制电路中采用的所述第一控制部分将在所述第三场效应晶体管的栅极电极上出现的电势维持在所述第二电平，但是另一方面，当所述电源处于截止状态时，所述第一控制部分将所述第三场效应晶体管的所述栅极电极连接到连接节点，以便将在所述第三场效应晶体管的所述栅极电极上出现的电势维持在所述连接节点上出现的电势，该连接节点接线到所述输出电路的所述输出节点，以用作用于将所述输出电路连接到另一集成电路的连接节点；

所述栅极电压控制电路中采用的所述第二开关被创建为第四场效应晶体管，该第四场效应晶体管通过设置在所述第一电平的信号处于截止状态，并且通过设置在所述第二电平的所述信号处于导通状态；

所述栅极电压控制电路中采用的所述第三开关被创建为第五场效应晶体管，该第五场效应晶体管通过设置在所述第一电平的信号处于截止状态，并且通过设置在所述第二电平的所述信号处于导通状态；

当所述电源处于导通状态时，所述栅极电压控制电路中采用的所述第二控制部分将在所述第四场效应晶体管的栅极电极上出现的电势维持在所述第二电平，但是另一方面，当所述电源处于截止状态时，所述第二控制部分将所述第四场效应晶体管的所述栅极电极连接到所述连接节点，以便将在所述第四场效应晶体管的所述栅极电极上出现的所述电势维持在所述连接节点上出现的电势，该连接节点接线到所述输出电路的所述输出节点，以用作用于将所述输出缓冲器电路连接到另一集成电路的连接节点；

所述信号提供部分中采用的所述第四开关被创建为第六场效应晶体管，该第六场效应晶体管通过设置在所述第一电平的信号处于截止状态，并且通过设置在所述第二电平的所述信号处于导通状态；以及所述第六场效应晶体管的栅极电极连接到所述电源以用作子电源，用于在所述电源处于导通状态时，产生与使得所述第六场效应晶体管处于截止状态的所述第一电平对应的电压，并且用于在所述电源处于截止状态时，产生与使得所述第六场效应晶体管处于导通状态的所述第二电平对应的电压。

8.如权利要求7所述的输出缓冲器电路，其中，当所述电源处于截止状态时，所述栅极电压控制电路中采用的所述第二控制部分将在所述输出电路中采用的所述第二场效应晶体管的栅极电极上出现的电势，维持在使得所述第二场效应晶体管处于截止状态的电势。

9.一种集成电路，包括：

具有连接到另一集成电路的连接节点的输出部分，包括

输出缓冲器电路，该输出缓冲器电路采用

电源；

输出电路，该输出电路具有

第一场效应晶体管；以及

第二场效应晶体管，

通过经由用作输出节点的连接点将所述第一场效应晶体管的漏极电极连接到所述第二场效应晶体管的漏极电极，将所述第一场效应晶体管和所述第二场效应晶体管串联连接在电源和参照电势之间；

输出控制电路，用于控制使得所述输出电路的输出处于第一电平的状态、第二电平的状态或高阻抗状态的操作；

基底电压控制电路，用于在所述电源处于导通状态时，将所述输出电路中采用的所述第一场效应晶体管的基底连接到所述输出电路的所述电源；

栅极电压控制电路，用于在所述输出电路的所述电源已经处于截止状态、并且从连接到所述输出电路的所述输出节点的另一集成电路接收的信号已经处于所述第一电平的所述状态时，将从所述另一集成电路接收的所述信号提供给所述输出电路中采用的所述第一场效应晶体管的栅极电极；以及信号提供部分，被配置为在所述输出缓冲器电路的所述电源已经处于截止状态、并且从连接到所述输出电路的所述输出节点的另一集成电路接收的信号已经处于所述第一电平的所述状态时，将从所述另一集成电路接收的所述信号提供给所述输出电路中采用的所述第一场效应晶体管的基底；

其中，所述基底电压控制电路采用：

第一开关，其连接在所述电源和所述输出电路中采用的所述第一场效应晶体管的所述基底之间，以及第一控制部分，被配置为控制当所述电源处于导通状态时使得所述第一开关处于导通状态的操作、以及当所述电源处于截止状态时使得所述第一开关处于截止状态的操作；以及所述栅极电压控制电路采用

第二开关，其连接在用于控制在所述输出电路中采用的所述第一场效应晶体管的所述栅极电极上出现的电势的第一栅极控制线、和接线到所述第一场效应晶体管的所述栅极电极的第二栅极控制线之间，第三开关，其连接在所述输出电路的所述输出节点、和接线到所述输出电路中采用的所述第一场效应晶体管的所述栅极电极的所述第二栅极控制线之间，以及第二控制部分，被配置为控制当所述电源处于导通状态时使得所述第二开关处于导通状态并使得所述第三开关处于截止状态的操作、以及当所述电源处于截止状态时使得所述第二开关处于截止状态并使得所述第三开关处于导通状态的操作。

10.如权利要求9所述的集成电路，其中所述信号提供部分实现为正-负二极管，所述正-负二极管在所述输出电路中采用的所述第一场效应晶体管的漏极区域和基底之间创建，以用作用于将从所述另一集成电路接收的信号提供为设置在所述第一电平的所述状态的信号的二极管。

11.如权利要求9所述的集成电路，其中，当所述输出电路的所述电源已经处于截止状态时，所述信号提供部分将在所述输出电路中采用的所述第一场效应晶体管的所述基底选择性地连接到所述输出电路的所述输出节点，以便将从连接到所述输出节点的所述另一集成电路接收的信号作为设置于所述第一电平的所述状态的信号，提供给所述第一场效应晶体管的所述基底。

说明书

输出缓冲器电路和集成电路

技术领域

[0001] 本发明涉及应用于连接到另一LSI(大规模集成)电路的LSI的输出部分的输出缓冲器电路，并且还涉及包括该输出缓冲器电路的集成电路。

背景技术

[0002] 如果多个半导体芯片(或LSI)安装到相同封装上，则存在一些情况，其中在一个芯片中采用的每个输出部分相互连接。在这种情况下，如果用于特定一个半导体芯片中采用的核心和接口部分的电源截止，则电流可能不期望地从另一芯片流到具有截止的电源的特定芯片。

[0003] 为了解决该问题，已经提出了多种技术，如在如日本专利未审公开No.2003-289103(以下称为专利文献1)和2002-100735(以下称为专利文献2)的文献中公开的。

[0004] 如果通过将LSI的输出相互直接接线而并列连接多个半导体芯片(或LSI)、并且期望使得特定的一个芯片处于截止状态，则信号可能不可避免地从要处于导通状态的芯片传播到要处于截止状态的特定芯片。为了解决该问题，专利文献1公开了一种技术，用于在截止该特定芯片中采用的要处于截止状态的核心部分的电源、以便使得该核心部分处于作为绝对要求条件的Hi-Z(高阻抗)状态的同时，将要处于截止状态的特定芯片中采用的接口部分的电源维持在导通状态。

[0005] 顺便提及，为了使得用作芯片中采用的接口部分的电路的电源处于截止状态，典型地在各芯片之间插入控制电路。

[0006] 根据专利文献2中公开的技术，为了使得芯片中采用的、用作接口部分的电路的电源处于截止状态，使用专用控制信号，以用作用于执行控制、以使得用作芯片中采用的接口部分的电路的电源处于截止状态的信号。

发明内容

[0007] 然而，上述解决方案引起以下问题。首先，组件的数量增加并且不能减少功耗，这是因为用作接口部分的电路的电源不能处于截止状态。此外，在断电时，要求控制，如只由核心部分执行的控制。LSI芯片系统(以下也称为集成电路系统)不可避免地变得复杂。

[0008] 为了解决上述问题，本发明的实施例提供了一种输出缓冲器电路，该输出缓冲器电路能够防止组件的数量增加、减少功耗并且防止包括集成电路的LSI芯片系统变得复杂，并且提供了包括该输出缓冲器电路的集成电路。

[0009] 为了解决上述问题，根据本发明的第一实施例，提供了一种输出缓冲器电路，包括：电源；输出电路，其具有第一场效应晶体管和第二场效应晶体管，通过经由用作输出节点的连接点将所述第一场效应晶体管的漏极电极链接到所述第二场效应晶体管的漏极电极，将所述第一场效应晶体管和所述第二场效应晶体管串联连接在参照电势之间；输出控制电路，用于控制使得所述输出电路的输出处于第一电平的状态、第二电平的状态或高阻抗状态的操作；基底电压控制电路，用于在所述电源处于导通状态时，将所述输出电路中采用的所述第一场效应晶体管的基底连接到所述输出电路的所述电源；栅极电压控制电路，用于在所述输出缓冲器电路的所述电源已经处于截止状态、并且从连接到所述输出电路的所述输出节点的另一集成电路接收的信号已经处于所述第一电平的所述状态时，将从所述另一集成电路接收的所述信号提供给所述输出电路中采用的所述第一场效应晶体管的栅极电极；以及信号提供部分，被配置为在所述输出缓冲器电路的所述电源已经处于截止状态、并且从连接到所述输出电路的所述输出节点的另一集成电路接收的信号已经处于所述第一电平的所述状态时，将从所述另一集成电路接收的所述信号提供给所述输出电路中采用的所述第一场效应晶体管的基底。

[0010] 期望提供一种配置，其中所述信号提供部分实现为在所述输出电路中采用的所述第一场效应晶体管的漏极区域和基底之间创建的PN二极管，以用作用于将从所述另一集成电路接收的信号作为设置在所述第一电平的所述状态的信号、提供给所述基底的二极管。

[0011] 期望提供一种配置，其中当所述输出电路的所述电源已经处于截止状态时，所述信号提供部分将在所述输出电路中采用的所述第一场效应晶体管的所述基底选择性地连接到所述输出电路的所述输出节点，以便将从连接到所述输出节点的所述另一集成电路接收的信号作为设置在所述第一电平的所述状态的信号，提供给所述第一场效应晶体管的所述基底。

[0012] 期望提供一种配置，其中：所述基底电压控制电路采用：第一开关，其连接在所述电源和所述输出电路中采用的所述第一场效应晶体管的所述基底之间；以及第一控制部分，被配置为控制当所述电源处于导通状态时使得所述第一开关处于导通状态的操作、以及当所述电源处于截止状态时使得所述第一开关处于截止状态的操作，而所述栅极电压控制电路采用：第二开关，其连接在用于控制在所述输出电路中采用的所述第一场效应晶体管的所述栅极电极上出现的电势的第一栅极控制线、和接线到所述第一场效应晶体管的所述栅极电极的第二栅极控制线之间；第三开关，其连接在所述输出电路的所述输出节点、和接线到所述输出电路中采用的所述第一场效应晶体管的所述栅极电极的所述第二栅极控制线之间；以及第二控制部分，被配置为控制当所述电源处于导通状态时使得所述第二开关处于导通状态并使得所述第三开关处于截止状态的操作、以及当所述电源处于截止状态时使得所述第二开关处于截止状态并使得所述第三开关处于导通状态的操作。

[0013] 期望提供一种配置，其中：所述基底电压控制电路中采用的所述第一开关被创建为第三场效应晶体管，该第三场效应晶体管通过设置在所述第一电平的信号处于截止状态，并且通过设置在所述第二电平的信号处于导通状态；当所述电源处于导通状态时，所述基底电压控制电路中采用的所述第一控制部分将在所述第三场效应晶体管的栅极电极上出现的电势维持在所述第二电平，但是另一方面，当所述电源处于截止状态时，所述第一控制部分将所述第三场效应晶体管的所述栅极电极连接到连接节点，以便将在所述第三场效应晶体管的所述栅极电极上出现的电势维持在所述连接节点上出现的电势，该连接节点接线到所述输出电路的所述输出节点，以用作用于将所述输出缓冲器电路连接到另一集成电路的连接节点；所述栅极电压控制电路中采用的所述第二开关被创建为第四场效应晶体管，该第四场效应晶体管通过设置在所述第一电平的信号处于截止状态，并且通过设置在所述第二电平的信号处于导通状态；所述栅极电压控制电路中采用的所述第三开关被创建为第五场效应晶体管，该第五场效应晶体管通过设置在所述第一电平的信号处于截止状态，并且通过设置在所述第二电平的信号处于导通状态；当所述电源处于导通状态时，所述栅极电压控制电路中采用的所述第二控制部分将在所述第四场效应晶体管的栅极电极上出现的电势维持在所述第二电平，但是另一方面，当所述电源处于截止状态时，所述第二控制部分将所述第四场效应晶体管的所述栅极电极连接到所述连接节点，以便将在所述第四场效应晶体管的所述栅极电极上出现的所述电势维持在所述连接节点上出现的电势，该连接节点接线到所述输出电路的所述输出节点，以用作用于将所述输出电路连接到另一集成电路的连接节点。

[0014] 期望提供一种配置，其中：所述基底电压控制电路采用：第一开关，其连接在所述电源、和所述输出电路中采用的所述第一场效应晶体管的所述基底之间；以及第一控制部分，被配置为控制当所述电源处于导通状态时使得所述第一开关处于导通状态的操作、以及当所述电源处于截止状态时使得所述第一开关处于截止状态的操作，所述栅极电压控制电路采用：第二开关，其连接在用于控制在所述输出电路中采用的所述第一场效应晶体管的所述栅极电极上出现的电势的第一栅极控制线、和接线到所述第一场效应晶体管的所述栅极电极的第二栅极控制线之间；第三开关，其连接在所述输出电路的所述输出节点、和接线到所述输出电路中采用的所述第一场效应晶体管的所述栅极电极的所述第二栅极控制线之间；以及第二控制部分，被配置为控制当所述电源处于导通状态时使得所述第二开关处于导通状态并使得所述第三开关处于截止状态的操作、以及当所述电源处于截止状态时使得所述第二开关处于截止状态并使得所述第三开关处于导通状态的操作，所述信号提供部分包括第四开关，提供在连接节点和所述第一场效应晶体管的所述基底之间，所述连接节点接线到所述输出电路的所述输出节点，以用作用于将所述输出电路连接到另一集成电路的连接节点，以及所述第一控制部分控制当所述电源处于截止状态时使得所述第四开关处于导通状态的操作。

[0015] 期望提供一种配置，其中：所述基底电压控制电路中采用的所述第一开关被创建为第三场效应晶体管，该第三场效应晶体管通过设置在所述第一电平的信号处于截止状态，并且通过设置在所述第二电平的信号处于导通状态；当所述电源处于导通状态时，所述基底电压控制电路中采用的所述第一控制部分将在所述第三场效应晶体管的栅极电极上出现的电势维持在所述第二电平，但是另一方面，当所述电源处于截止状态时，所述第一控制部分将所述第三场效应晶体管的所述栅极电极连接到连接节点，以便将在所述第三场效应晶体管的所述栅极电极上出现的电势维持在所述连接节点上出现的电势，该连接节点接线到所述输出电路的所述输出节点，以用作用于将所述输出电路连接到另一集成电路的连接节点；所述栅极电压控制电路中采用的所述第二开关被创建为第四场效应晶体管，该第四场效应晶体管通过设置在所述第一电平的信号处于截止状态，并且通过设置在所述第二电平的信号处于导通状态；所述栅极电压控制电路中采用的所述第三开关被创建为第五场效应晶体管，该第五场效应晶体管通过设置在所述第一电平的信号处于截止状态，并且通过设置在所述第二电平的信号处于导通状态；当所述电源处于导通状态时，所述栅极电压控制电路中采用的所述第二控制部分将在所述第四场效应晶体管的栅极电极上出现的电势维持在所述第二电平，但是另一方面，当所述电源处于截止状态时，所述第二控制部分将所述第四场效应晶体管的所述栅极电极连接到所述连接节点，以便将在所述第四场效应晶体管的所述栅极电极上出现的所述电势维持在所述连接节点上出现的电势，该连接节点接线到所述输出电路的所述输出节点，以用作用于将所述输出电路连接到另一集成电路的连接节点；所述信号提供部分中采用的所述第四开关被创建为第六场效应晶体管，该第六场效应晶体管通过设置在所述第一电平的信号处于截止状态，并且通过设置在所述第二电平的信号处于导通状态；以及所述第六场效应晶体管的栅极电极连接到所述电源以用作子电源，用于在所述电源处于导通状态时产生与使得所述第六场效应晶体管处于截止状态的所述第一电平对应的电压，并且用于在所述电源处于截止状态时产生与使得所述第六场效应晶体管处于导通状态的所述第二电平对应的电压。

[0016] 期望提供一种配置，其中，当所述电源处于截止状态时，所述第二控制部分将在所述输出电路中采用的所述第二场效应晶体管的栅极电极上出现的电势维持在使得所述第二场效应晶体管处于截止状态的电势。

[0017] 根据本发明的第二实施例，提供了一种集成电路，包括具有连接到另一集成电路的连接节点的输出部分，并且包括输出缓冲器电路，所述输出缓冲器采用：电源；输出电路，具有第一场效应晶体管和第二场效应晶体管，通过经由用作输出节点的连接点将所述第一场效应晶体管的漏极电极链接到所述第二场效应晶体管的漏极电极，将所述第一场效应晶体管和所述第二场效应晶体管串联连接在参照电势之间；输出控制电路，用于控制使得所述输出电路的输出处于第一电平的状态、第二电平的状态或高阻抗状态的操作；基底电压控制电路，用于在所述电源处于导通状态时，将所述输出电路中采用的所述第一场效应晶体管的基底连接到所述输出电路的所述电源；栅极电压控制电路，用于在所述输出电路的所述电源已经处于截止状态、并且从连接到所述输出电路的所述输出节点的另一集成电路接收的信号已经处于所述第一电平的所述状态时，将从所述另一集成电路接收的所述信号提供给所述输出电路中采用的所述第一场效应晶体管的栅极电极；以及信号提供部分，被配置为在所述输出缓冲器电路的所述电源已经处于截止状态、并且从连接到所述输出电路的所述输出节点的另一集成电路接收的信号已经处于所述第一电平的所述状态时，将从所述另一集成电路接收的所述信号提供给所述输出电路中采用的所述第一场效应晶体管的基底。

[0018] 根据本发明的各实施例，当输出电路的电源处于截止状态、并且从连接到输出电路的输出节点的另一集成电路接收的信号处于第一电平(例如，高电平)的状态时，信号提供部分将从另一集成电路接收的第一电平信号提供给输出电路中采用的第一场效应晶体管的基底。

[0019] 此外，当输出缓冲器电路的电源处于截止状态、并且从连接到输出电路的输出节点的另一集成电路接收的信号处于第一电平的状态时，栅极电压控制电路将从另一集成电路接收的第一电平信号提供给输出电路中采用的第一场效应晶体管的栅极电极。

[0020] 根据本发明的各实施例，可以防止组件的数量增加、减少功耗并且防止LSI芯片系统变得复杂。

附图说明

[0021] 图1是示出根据本发明第一实施例的LSI(大规模集成)芯片系统的配置的图，其中该芯片系统中包括的LSI芯片中采用的输出电路的电源处于导通状态；

[0022] 图2是示出根据本发明第一实施例的LSI芯片系统的配置的图，其中该芯片系统中包括的LSI芯片中采用的输出电路的电源处于截止状态；

[0023] 图3是示出根据本发明第二实施例的LSI芯片系统的配置的图，其中该芯片系统中包括的LSI芯片中采用的输出电路的电源处于导通状态；

[0024] 图4是示出根据本发明第二实施例的LSI芯片系统的配置的图，其中该芯片系统中包括的LSI芯片中采用的输出缓冲器电路的电源处于截止状态；

[0025] 图5是示出根据本发明第一典型具体示例的、包括具有输出缓冲器电路的LSI芯片的LSI芯片系统的配置的电路图；

[0026] 图6是示出根据本发明第二典型具体示例的、包括具有输出缓冲器电路的LSI芯片的LSI芯片系统的配置的电路图；

[0027] 图7是示出根据本发明第三典型具体示例的、包括具有输出缓冲器电路的LSI芯片的LSI芯片系统的配置的电路图；以及

[0028] 图8是示出根据本发明第四典型具体示例的、包括具有输出缓冲器电路的LSI芯片的LSI芯片系统的配置的电路图。

具体实施方式

[0029] 下面将参照附图描述本发明的优选实施例。

[0030] 第一实施例

[0031] 图1和2的每个是示出根据本发明第一实施例的LSI(大规模集成)芯片系统(或集成电路系统)10的配置的图。更具体地，图1是示出输出缓冲器电路的电源VDDIO处于导通状态的情况下的LSI芯片系统10的图，而图2是示出电源VDDIO处于截止状态的情况下的LSI芯片系统10的图。要注意的是，在电源VDDIO处于导通状态的情况下，电源VDDIO的电势设置在高于0V的地电平的电平，另一方面，在电源VDDIO处于截止状态的情况下，电源VDDIO的电势设置在0V的地电平。

[0032] 首先，通过参照图1的图，从LSI芯片系统10中采用的LSI芯片20中包括的输出缓冲器电路的配置和电源VDDIO的导通状态的说明开始下面的描述。

[0033] 如图1的图中所示，LSI芯片系统10包括LSI芯片20以及其他LSI芯片30和40。LSI芯片20、30和40的输入/输出部分通过信号线SGNL相互连接。更具体地，LSI芯片20具有包括在输出部分中的输出电路21，LSI芯片30具有包括在输出部分中的输出电路31，而LSI芯片40具有包括在输入部分中的输入电路41。这些LSI芯片20和30的输出部分和LSI芯片40的输入部分通过信号线SGNL相互连接。在下面的描述中，输出部分也称为输出缓冲器电路。

[0034] 如图1的图中所示，LSI芯片20的输出部分(或输出缓冲器电路)采用输出电路21、基底电压控制电路22、栅极电压控制电路23、输出控制电路24、信号提供电路25和连接垫(pad)PADV，该连接垫用作将LSI芯片20与其他LSI芯片(如LSI芯片30和LSI芯片
40)连接的节点。

[0035] 如图1的图中所示，一条信号线SGNL连接到2个或更多LSI芯片(如LSI芯片30和LSI芯片20自身)的输出部分。在该情况下，由输出部分产生的信号不利地相互短路(short)。为了解决该问题，当特定一个LSI芯片的输出部分产生输出信号时，其他LSI芯片的输出部分的每个利用该特定LSI芯片产生输出信号的定时处于Hi-Z(高阻抗)状态。

[0036] 输出电路21具有PMOS(P沟道金属氧化物半导体)晶体管MP1和NMOS(N沟道金属氧化物半导体)晶体管MN1。PMOS晶体管MP1和NMOS晶体管MN1通过用作输出节点ND21的连接点，在电源VDDIO和参照电势VSS(如地电势GND)之间串联连接。PMOS晶体管MP1用作第一场效应晶体管，而NMOS晶体管MN1用作第二场效应晶体管。PMOS晶体管MP1的源极电极连接到电源VDDIO，而NMOS晶体管MN1的源极电极连接到参照电势VSS。PMOS晶体管MP1的漏极电极通过输出节点ND21连接到NMOS晶体管MN1的漏极电极。

[0037] PMOS晶体管MP1的基底电压由基底电压控制电路22和信号提供电路25控制。PMOS晶体管MP1的栅极电压根据由输出控制电路24执行的控制，通过栅极控制线GCTL1和GCTL2由栅极电压控制电路23控制。NMOS晶体管MN1的栅极电压通过栅极控制线GCTL3由输出控制电路24控制。

[0038] 基底电压控制电路22采用开关SW1和第一控制部分221。

[0039] 开关SW1的端子a连接到电源VDDIO，而开关SW1的端子b连接到输出电路21中采用的PMOS晶体管MP1的基底。

[0040] 根据电源VDDIO的电势，第一控制部分221产生用于使得开关SW1处于导通或截止状态的控制信号CTL1。具体地，当电源VDDIO处于导通状态时，第一控制部分221产生用于使得开关SW1处于导通状态的控制信号CTL1，以便将MOS晶体管MP1的基底电连接到电源VDDIO，如图1的图中所示。

[0041] 栅极电压控制电路23采用开关SW2和SW3以及第二控制部分231。

[0042] 开关SW2的端子a通过第一栅极控制线GCTL1连接到输出控制电路24，而开关SW2的端子b通过第二栅极控制线GCTL2连接到输出电路21的PMOS晶体管MP1的栅极电极。

[0043] 开关SW3的端子a通过输出节点ND21连接到连接垫PADV，而开关SW3的端子b通过第二栅极控制线GCTL2连接到输出电路21的PMOS晶体管MP1的栅极电极。

[0044] 以与基底电压控制电路22中采用的第一控制部分221相同的方式，根据电源VDDIO的电势，栅极电压控制电路23中采用的第二控制部分231产生用于使得开关SW2处于导通或截止状态的控制信号CTL2，并且产生用于使得开关SW3处于导通或截止状态的控制信号CTL3。具体地，当电源VDDIO处于导通状态时，第二控制部分231产生用于使得开关SW2处于导通状态的控制信号CTL2，并且产生用于使得开关SW3处于截止状态的控制信号CTL3，如图1的图中所示。在开关SW2处于导通状态的情况下，输出控制电路24经由栅极控制线GCTL1和GCTL2，通过开关SW2提供控制信号给PMOS晶体管MP1，并且经由栅极控制线GCTL3提供控制信号给NMOS晶体管MN1，以便控制PMOS晶体管MP1和NMOS晶体管MN1以产生输出信号。在该状态下，连接到连接垫PADV的LSI芯片30中采用的输出电路31应当处于Hi-Z状态。

[0045] 输出控制电路24根据LSI芯片20中内部产生的控制信号，将输出电路21的输出设置为H、L或Hi-Z电平。也称为第一电平的H电平是由电源VDDIO产生的电压的电平，而也称为第二电平的L电平是地电压VSS的电平。

[0046] 输出控制电路24通过第一栅极控制线GCTL1、开关SW2和第二栅极控制线GCTL2连接到PMOS晶体管MP1的栅极。

[0047] 当电源VDDIO处于导通状态时，基底电压控制电路22中采用的开关SW1和栅极电压控制电路23中采用的开关SW2的每个也处于导通状态，但是栅极电压控制电路23中采用的开关SW3处于截止状态，如图1的图所示。

[0048] 在第一实施例中，信号提供电路25被配置为在输出电路21中采用的PMOS晶体管MP1的漏极区域和PMOS晶体管MP1的基底之间创建的PN二极管D1，以用作用于将从另一LSI芯片(如LSI芯片30)接收的信号提供给基底的二极管。

[0049] 通过参照图1的图，上述描述已经说明了LSI芯片系统10中采用的LSI芯片20中包括的输出缓冲器电路的配置以及电源VDDIO的导通状态。

[0050] 接着，通过参照图2的图，下面的描述说明当电源VDDIO处于截止状态时、LSI芯片20的输出缓冲器电路中采用的各部分所处的状态。

[0051] 当电源VDDIO处于截止状态时，输出控制电路24的每个输出处于不确定状态。在该情况下，基底电压控制电路22中采用的第一控制部分221执行使得开关SW1处于截止状态的控制。

[0052] 如果连接到连接垫PADV的LSI芯片30中采用的输出电路31此时产生设置在H电平的输出，则LSI芯片20进行到如下所述的状态的转变。由输出电路31产生的处于H电平的、并提供给连接垫PADV的输出用作施加给PN二极管D1的正向偏置，该PN二极管D1在用作PMOS晶体管MP1的端子之一的漏极电极的扩散层和PMOS晶体管MP1的基底之间创建。因此，连接垫PADV通过输出节点ND21、PMOS晶体管MP1的漏极电极和PN二极管D1连接到PMOS晶体管MP1的基底。

[0053] 用作PMOS晶体管MP1的另一端子的源极电极连接到电源VDDIO，此时该电源VDDIO正好处于将电源VDDIO拉向地电平的截止状态。另一方面，连接垫PADV连接到LSI芯片30中采用的输出电路31。

[0054] 因此，在普通LSI芯片的情况下，因为在PMOS晶体管MP1的栅极电极上出现的电势处于不确定状态，所以PMOS晶体管MP1处于导通状态，使得渗透电流在另一LSI芯片(如LSI芯片30)和电源VDDIO之间流动。

[0055] 在第一实施例的情况下，另一方面，栅极电压控制电路23执行使得开关SW2处于截止状态但是使得开关SW3处于导通状态的控制。因此，在PMOS晶体管MP1的栅极电极上出现的电势设置在与LSI芯片30的输出相同的电平，使得PMOS晶体管MP1进入截止状态。结果，在另一LSI芯片(如LSI芯片30)的输出和电源VDDIO之间没有渗透电流流动，使得电源VDDIO可以维持在将电源VDDIO拉到地电平的截止状态，而不导致LSI芯片30在H电平产生输出的问题。

[0056] 第二实施例

[0057] 图3和4的每个是示出根据本发明第二实施例的LSI(大规模集成)芯片系统10A的配置的图。更具体地，图3是示出输出缓冲器电路的电源VDDIO处于导通状态的情况下的LSI芯片系统10A的图，而图4是示出电源VDDIO处于截止状态的情况下的LSI芯片系统10A的图。

[0058] 根据第二实施例的LSI芯片系统10A与根据第一实施例的LSI芯片系统10不同在于：替代LSI芯片系统10的LSI芯片20中采用的信号提供电路25，LSI芯片系统10A的LSI芯片20A采用信号提供电路25A，其具有如下所述的不同于信号提供电路25的配置的配置。当电源VDDIO处于截止状态时，用作信号提供电路25A的开关SW4将PMOS晶体管MP1的基底选择性地连接到输出节点ND21，以便将从另一LSI芯片(如LSI芯片30)接收的H电平信号提供给PMOS晶体管MP1的基底。

[0059] 在第二实施例的情况下，信号提供电路25A是开关SW4，其提供在基底电压控制电路22A中，以用作由LSI芯片20A的基底电压控制电路22A中采用的第一控制部分221A驱动的开关。

[0060] 接着，通过参照图3的图，下面的描述说明当电源VDDIO处于导通状态时、LSI芯片20A中采用的各部分所处的状态。

[0061] 如图3的图所示，基底电压控制电路22A采用开关SW1、开关SW4和第一控制部分221A。开关SW4的端子a连接到输出节点ND21和连接垫PADV，而开关SW4的端子b连接到输出电路21中采用的PMOS晶体管MP1的基底。

[0062] 第一控制部分221A产生用于使得开关SW1处于导通或截止状态的控制信号CTL1、和用于使得开关SW4处于导通或截止状态的控制信号CTL4。当电源VDDIO处于导通状态时，第一控制部分221A产生用于使得开关SW1处于导通状态、以便将PMOS晶体管MP1的基底连接到电源VDDIO的控制信号CTL1，但是产生用于使得开关SW4处于截止状态的控制信号CTL4，如图3的图所示。

[0063] 以与基底电压控制电路22A中采用的第一控制部分221A相同的方式，栅极电压控制电路23中采用的第二控制部分231产生用于使得开关SW2处于导通或截止状态的控制信号CTL2，并且产生用于使得开关SW3处于导通或截止状态的控制信号CTL3。具体地，当电源VDDIO处于导通状态时，第二控制部分231产生用于使得开关SW2处于导通状态的控制信号CTL2，并且产生用于使得开关SW3处于截止状态的控制信号CTL3，如图3的图中所示。在开关SW2处于导通状态的情况下，输出控制电路24经由栅极控制线GCTL1和GCTL2，通过开关SW2提供控制信号给PMOS晶体管MP1，并且经由栅极控制线GCTL3提供控制信号给NMOS晶体管MN1，以便控制PMOS晶体管MP1和NMOS晶体管MN1以产生输出信号。在该状态下，连接到连接垫PADV的LSI芯片30中采用的输出电路31应当处于Hi-Z状态。

[0064] 接着，通过参照图4的图，下面的描述说明当电源VDDIO处于截止状态时、LSI芯片20A中采用的各部分所处的状态。

[0065] 当电源VDDIO处于截止状态时，输出控制电路24的每个输出处于不确定状态。在该情况下，基底电压控制电路22A中采用的第一控制部分221A执行使得开关SW1处于截止状态的控制。此外，基底电压控制电路22A中采用的第一控制部分221A执行使得开关SW4处于导通状态的控制。

[0066] 如果连接到连接垫PADV的LSI芯片30中采用的输出电路31此时产生设置在H电平的输出，则该输出出现在连接垫PADV上，这是因为该连接垫PADV连接到输出电路31。因此，设置在H电平的输出提供给PMOS晶体管MP1的基底。

[0067] 用作PMOS晶体管MP1的另一端子的源极电极连接到电源VDDIO，此时该电源VDDIO正好处于将电源VDDIO拉向地电平的截止状态。另一方面，连接垫PADV连接到LSI芯片30中采用的输出电路31。

[0068] 因此，在普通LSI芯片的情况下，因为在PMOS晶体管MP1的栅极电极上出现的电势处于不确定状态，所以PMOS晶体管MP1处于导通状态，使得渗透电流在另一LSI芯片(如LSI芯片30)的输出和电源VDDIO之间流动。

[0069] 在第二实施例的情况下，另一方面，栅极电压控制电流23执行使得开关SW2处于截止状态但是使得开关SW3处于导通状态的控制。因此，在PMOS晶体管MP1的栅极电极上出现的电势设置在与LSI芯片30的输出相同的电平，使得PMOS晶体管MP1进入截止状态。结果，在另一LSI芯片(如LSI芯片30)的输出和电源VDDIO之间没有渗透电流流动，使得电源VDDIO可以维持在将电源VDDIO拉到地电平的截止状态，而不导致LSI芯片30在H电平产生输出的问题。

[0070] 到目前为止，已经说明了输出缓冲器电路的基本配置。接着，说明本发明实施例的四个典型具体示例。要注意的是，为了使得下面的描述容易理解，在实施例的四个典型具体示例中，与图1到4的图中所示的其各自的对应物相同的各部分用与对应物相同的参考标号和参考符号表示。

[0071] 第一典型具体示例

[0072] 图5是示出根据本发明第一典型具体示例的、包括具有输出缓冲器电路的LSI(大规模集成)芯片20B的LSI芯片系统10B的配置的电路图。图5的电路图示出图1和2的图中所示的输出缓冲器电路的第一典型具体示例。

[0073] 如图5的电路图所示，基底电压控制电路22B被配置为采用PMOS晶体管MP2和MP3。

[0074] PMOS晶体管MP2和MP3的源极电极连接到电源VDDIO。PMOS晶体管MP2和MP3的漏极电极和PMOS晶体管MP2和MP3的基底连接到连接节点ND22，该连接节点ND22连接到输出电路21中采用的PMOS晶体管MP1的基底。PMOS晶体管MP2的栅极电极连接到栅极电压控制电路23B的第二栅极控制线GCTL2，而PMOS晶体管MP3的栅极电极连接到连接垫PADV。

[0075] 栅极电压控制电路23B被配置为采用PMOS晶体管MP4和MP5以及NMOS晶体管MN2。

[0076] PMOS晶体管MP5的源极电极和NMOS晶体管MN2的漏极电极连接到输出控制电路24的第一栅极控制线GCTL1，而PMOS晶体管MP5的漏极电极和NMOS晶体管MN2的源极电极连接到栅极电压控制电路23B的第二栅极控制线GCTL2。第二栅极控制线GCTL2还连接到输出电路21中采用的PMOS晶体管MP1的栅极电极和基底电压控制电路22B中采用的PMOS晶体管MP2的栅极电极。NMOS晶体管MN2的基底连接到地。

[0077] PMOS晶体管MP4的漏极电极连接到输出节点ND21和连接垫PADV。PMOS晶体管MP5的栅极电极也连接到输出节点ND21和连接垫PADV。NMOS晶体管MN2和PMOS晶体管MP4的栅极电极连接到电源VDDIO。

[0078] 首先，下面的描述说明当电源VDDIO处于导通状态时、输出缓冲器电路中采用的各部分所处的状态。

[0079] 当输出电路21的输出设置在L电平时，在基底电压控制电路22B中采用的PMOS晶体管MP3的栅极电极上出现的电势也设置在L电平，将PMOS晶体管MP3的基底连接到电源VDDIO。因此，PMOS晶体管MP3的基底上出现的电势设置在电源VDDIO的电平。

[0080] 因为PMOS晶体管MP5已经处于导通状态，所以栅极电压控制电路23B将由输出控制电路24产生的VDDIO电平信号传输给PMOS晶体管MP1的栅极电极。

[0081] 当输出电路21的输出设置在H电平时，在PMOS晶体管MP1的栅极电极上出现的电势设置在L电平，并且PMOS晶体管MP2的栅极电极上出现的电势也设置在L电平。因此，PMOS晶体管MP1和MP2的基底连接到电源VDDIO。结果，PMOS晶体管MP1和MP2的基底上出现的电势设置在电源VDDIO的电平。

[0082] 因为NMOS晶体管MN2已经处于导通状态，所以栅极电压控制电路23B将由输出控制电路24产生的地电平信号传输给PMOS晶体管MP1的栅极电极。

[0083] 此外，当电源VDDIO处于导通状态时，PMOS晶体管MP4处于截止状态。因此，出现在输出电路21的输出节点ND21和连接垫PADV上的电势可以与出现在PMOS晶体管MP1的栅极电极上的电势分开。

[0084] 接着，下面的描述说明当电源VDDIO处于截止状态时、输出缓冲器电路中采用的各部分所处的状态。

[0085] 因为电源VDDIO处于截止状态，所以栅极电压控制电路23B中采用的PMOS晶体管MP4和NMOS晶体管MN2的栅极电极设置在地电平。在该状态下，PMOS晶体管MP4处于导通状态，而NMOS晶体管MN2处于截止状态。

[0086] 出现在PMOS晶体管MP5的栅极电极上的电势是出现在连接垫PADV上的电势。因为PMOS晶体管MP4已经处于导通状态，所以出现在PMOS晶体管MP5的漏极区域上的电势变得等于出现在连接垫PADV上的电势，使得PMOS晶体管MP5处于截止状态。

[0087] 因此，因为NMOS晶体管MN2和PMOS晶体管MP5的每个已经处于截止状态，所以流到输出控制电路24的电流被阻断，并且可以防止渗透电流在连接到LSI芯片30中采用的输出电路31的连接垫PADV上出现的电势、和输出缓冲器电路的电源VDDIO之间流动。

[0088] 在基底电压控制电路22B中，出现在PMOS晶体管MP3的栅极电极上的电势变得等于出现在连接垫PADV上的电势，并且出现在PMOS晶体管MP2的栅极电极上的电势也变得等于出现在连接垫PADV上的电势，这是因为PMOS晶体管MP4已经处于导通状态。

[0089] 此时，出现在PMOS晶体管MP2和MP3的漏极电极上的电势(即，出现在PMOS晶体管MP1、MP2、MP3、MP4和MP5的基底上的电势)根据以下确定。

[0090] 在PMOS晶体管MP1、MP4和MP5的每个的漏极区域(用作输出部分)和基底之间形成寄生PN二极管。在图5的电路图中，示出PMOS晶体管MP1的寄生PN二极管D1作为代表。然而，实际上PMOS晶体管MP4和MP5的寄生PN二极管也存在，但是没有在图5的电路图中示出。因此，PMOS晶体管MP1、MP4和MP5的每个的基底电连接到连接垫PADV。结果，PADV二极管Vth的电势提供到PMOS晶体管MP1、MP4和MP5的每个的基底。因此，阻断了从PMOS晶体管MP2和MP3流到电源VDDIO的电流。因为电源VDDIO已经处于截止状态，所以电源VDDIO处于地电平。

[0091] 此外，因为栅极电压控制电路23B中采用的PMOS晶体管MP4处于导通状态，所以在输出电路21中采用的PMOS晶体管MP1的栅极电极上出现的电势变得等于在连接垫PADV上出现的电势。结果，在连接垫PADV上出现的电势提供给PMOS晶体管MP1的栅极和漏极电极，而PADV二极管Vth的电势提供到PMOS晶体管MP1的基底。因此，可以防止渗透电流在连接到LSI芯片30中采用的输出电路31的连接垫PADV上出现的电势、和输出缓冲器电路的电源VDDIO之间流动。

[0092] 第二典型具体示例

[0093] 图6是示出根据本发明第二典型具体示例的、包括具有输出缓冲器电路的LSI(大规模集成)芯片20C的LSI芯片系统10C的配置的电路图。图6的电路图示出图3和4的图中所示的输出缓冲器电路的第二典型具体示例。在图6的电路图中所示的配置中，与图5的电路图中所示的配置中包括的其各自的对应物相同的各部分用与对应物相同的参考标号和参考符号表示。

[0094] 如图6的电路图所示，除了图5的电路图中所示的配置的基底电压控制电路22B中包括的PMOS晶体管MP2和MP3之外，基底电压控制电路22C还具有PMOS晶体管MP6。

[0095] 如图6的电路图所示，PMOS晶体管MP6的源极电极连接到PMOS晶体管MP6自身的基底以及PMOS晶体管MP1、MP2、MP3、MP4和MP5的基底。PMOS晶体管MP6的漏极电极连接到连接垫PADV和输出电路21的输出节点ND21。

[0096] 第二典型具体示例的其余配置与图5的电路图中所示的第一典型具体示例的配置相同。

[0097] 首先，下面的描述说明当电源VDDIO处于导通状态时、输出缓冲器电路中采用的各部分所处的状态。

[0098] 当输出电路21的输出设置在L电平时，在基底电压控制电路22C中采用的PMOS晶体管MP3的栅极电极上出现的电势也设置在L电平，将PMOS晶体管MP3的基底连接到电源VDDIO。因此，PMOS晶体管MP3的基底上出现的电势设置在电源VDDIO的电平。

[0099] 因为PMOS晶体管MP5已经处于导通状态，所以栅极电压控制电路23B将由输出控制电路24产生的VDDIO电平信号传输给PMOS晶体管MP1的栅极电极。

[0100] 当输出电路21的输出设置在H电平时，在PMOS晶体管MP1的栅极电极上出现的电势设置在L电平，并且PMOS晶体管MP2的栅极电极上出现的电势也设置在L电平。因此，PMOS晶体管MP1和MP2的基底连接到电源VDDIO。结果，PMOS晶体管MP1和MP2的基底上出现的电势设置在电源VDDIO的电平。

[0101] 因为NMOS晶体管MN2已经处于导通状态，所以栅极电压控制电路23B将由输出控制电路24产生的地电平信号传输给PMOS晶体管MP1的栅极电极。

[0102] 此外，当电源VDDIO处于导通状态时，PMOS晶体管MP4和PMOS晶体管MP6的每个处于截止状态。因此，输出节点ND21和连接垫PADV上出现的电势可以与在PMOS晶体管MP1的栅极电极上出现的电势分开。

[0103] 接着，下面的描述说明当电源VDDIO处于截止状态时、输出缓冲器电路中采用的各部分所处的状态。

[0104] 因为电源VDDIO已经处于截止状态，所以栅极电压控制电路23B中采用的PMOS晶体管MP4和NMOS晶体管MN2的栅极电极设置在地电平。在该状态下，PMOS晶体管MP4处于导通状态，而NMOS晶体管MN2处于截止状态。

[0105] 在PMOS晶体管MP5的栅极电极上出现的电势是在连接垫PADV上出现的电势。因为PMOS晶体管MP4已经处于导通状态，所以在PMOS晶体管MP5的漏极区域上出现的电势变得等于在连接垫PADV上出现的电势，使得PMOS晶体管MP5处于截止状态。

[0106] 因此，因为NMOS晶体管MN2和PMOS晶体管MP5的每个已经处于截止状态，所以流到输出控制电路24的电流被阻断，并且可以防止渗透电流在连接到LSI芯片30中采用的输出电路31的连接垫PADV上出现的电势、和输出缓冲器电路的电源VDDIO之间流动。

[0107] 在基底电压控制电路22C中，在PMOS晶体管MP3的栅极电极上出现的电势变得等于在连接垫PADV上出现的电势，并且在PMOS晶体管MP2的栅极电极上出现的电势也变得等于在连接垫PADV上出现的电势，这是因为PMOS晶体管MP4已经处于导通状态。

[0108] 此时，在PMOS晶体管MP2和MP3的漏极电极上出现的电势(即，在PMOS晶体管MP1、MP2、MP3、MP4和MP5的基底上出现的电势)的每个设置在使得PMOS晶体管MP6处于导通状态的电平，这是因为在PMOS晶体管MP6的栅极电极上出现的电势已经设置在地电平。结果，连接垫PADV通过PMOS晶体管MP6连接到PMOS晶体管MP1、MP2、MP3、MP4和MP5的基底，使得在PMOS晶体管MP1、MP2、MP3、MP4和MP5的基底上出现的电势的每个变得等于在连接垫PADV上出现的电势。

[0109] 因此，阻断了从PMOS晶体管MP2和MP3流到电源VDDIO的电流。因为电源VDDIO已经处于截止状态，所以电源VDDIO设置在地电平。

[0110] 此外，因为栅极电压控制电路23B中采用的PMOS晶体管MP4已经处于导通状态，所以在输出电路21中采用的PMOS晶体管MP1的栅极电极上出现的电势变得等于在连接垫PADV上出现的电势。结果，在连接垫PADV上出现的电势提供给PMOS晶体管MP1的栅极和漏极电极，并且提供给PMOS晶体管MP1的基底。因此，可以防止渗透电流在连接到LSI芯片30中采用的输出电路31的连接垫PADV上出现的电势、和输出缓冲器电路的电源VDDIO之间流动。

[0111] 第三典型具体示例

[0112] 图7是示出根据本发明第三典型具体示例的、包括具有输出缓冲器电路的LSI(大规模集成)芯片20D的LSI芯片系统10D的配置的电路图。图7的电路图中所示的LSI芯片20D是不同于图5的电路图中所示的LSI芯片20B的典型示例，并且具有对应于图1和2的图中所示的输出缓冲器电路的输出缓冲器电路。在图7的电路图中所示的配置中，与图5的电路图中所示的配置中包括的其各自对应物相同的各部分用与对应物相同的参考标号和参考符号表示。

[0113] 如图7的电路图所示，基底电压控制电路22D采用PMOS晶体管MP7和MP8以及NMOS晶体管MN3。要注意的是，PMOS晶体管MP8对应于第三场效应晶体管。

[0114] PMOS晶体管MP7的源极电极连接到连接垫PADV和输出电路21的输出节点ND21，而PMOS晶体管MP7的漏极电极通过连接节点ND23连接到NMOS晶体管MN3的漏极电极。NMOS晶体管MN3的源极电极连接到参照电势VSS。将PMOS晶体管MP7和NMOS晶体管MN3的漏极电极相互连接的连接节点ND23连接到PMOS晶体管MP8的栅极电极。PMOS晶体管MP7和NMOS晶体管MN3的栅极电极连接到电源VDDIO。

[0115] PMOS晶体管MP8的源极电极也连接到电源VDDIO。PMOS晶体管MP8的漏极电极和基底连接到PMOS晶体管MP1、MP4、MP5、MP7和MP9的基底。

[0116] 除了PMOS晶体管MP4和MP5以及NMOS晶体管MN2之外，栅极电压控制电路23D还采用PMOS晶体管MP9以及NMOS晶体管MN4和MN5。要注意的是，PMOS晶体管MP5对应于第四场效应晶体管，而PMOS晶体管MP4对应于第五场效应晶体管。

[0117] PMOS晶体管MP9的源极电极连接到连接垫PADV和输出电路21的输出节点21，而PMOS晶体管MP9的漏极电极通过连接节点ND24连接到NMOS晶体管MN4的漏极电极。将PMOS晶体管MP9和NMOS晶体管MN4的漏极电极相互连接的连接节点ND24连接到PMOS晶体管MP5和NMOS晶体管MN5的栅极电极。

[0118] NMOS晶体管MN4和MN5的源极电极连接到参照电势VSS。PMOS晶体管MP5的漏极电极连接到输出电路21中采用的NMOS晶体管MN1的栅极电极。

[0119] PMOS晶体管MP9和NMOS晶体管MN4的栅极电极连接到电源VDDIO。

[0120] PMOS晶体管MP9的基底连接到PMOS晶体管MP1、MP4、MP5和MP7的基底。

[0121] 首先，下面的描述说明当电源VDDIO处于导通状态时、输出缓冲器电路中采用的各部分所处的状态。

[0122] 在基底电压控制电路22D中，NMOS晶体管MN3的栅极电极上出现的电势设置在由电源VDDIO产生的电势的电平。因此，NMOS晶体管MN3处于导通状态。在NMOS晶体管MN3处于导通状态的情况下，PMOS晶体管MP8的栅极电极上出现的电势变得等于地电平。结果，电源VDDIO连接到PMOS晶体管MP8的基底，使得PMOS晶体管MP8的基底上出现的电势变得等于电源VDDIO的电平。

[0123] 在栅极电压控制电路23D中，NMOS晶体管MN2和MN4的每个已经处于导通状态，使得PMOS晶体管MP5的栅极电极上出现的电势变得等于地电平，使得PMOS晶体管MP5处于导通状态。在该状态下，输出控制电路24将处于由电源VDDIO产生的电势的电平的信号提供给PMOS晶体管MP1的栅极电极，并且将处于地电平的信号提供给NMOS晶体管MN1的栅极电极。

[0124] 此时，PMOS晶体管MP4、MP9和MP7的每个的栅极上出现的电势设置在由VDDIO产生的电势的电平，而NMOS晶体管MN5的栅极上出现的电势设置为地电平。因此，PMOS晶体管MP4、MP9和MP7以及NMOS晶体管MN5的每个处于截止状态。结果，出现在输出缓冲器电路的连接垫PADV上的电势可以与出现在PMOS晶体管MP1和NMOS晶体管MN1的栅极电极上的电势分开。

[0125] 接着，下面的描述说明当电源VDDIO处于截止状态时、输出缓冲器电路中采用的各部分所处的状态。

[0126] 在栅极电压控制电路23D中，PMOS晶体管MP4和MP9以及NMOS晶体管MN2和MN4的每个的栅极电极设置在地电平，这是因为电源VDDIO已经处于截止状态。PMOS晶体管MP4和MP9处于导通状态，而NMOS晶体管MN2和MN4处于截止状态。

[0127] 因为PMOS晶体管MP4已经处于导通状态，所以在PMOS晶体管MP5的漏极区域中出现的电势变得等于在连接垫PADV上出现的电势。此外，因为PMOS晶体管MP9已经处于导通状态，所以在PMOS晶体管MP5的栅极电极上出现的电势变得等于在连接垫PADV上出现的电势。因此，PMOS晶体管MP5处于截止状态。

[0128] 因此，因为NMOS晶体管MN2和PMOS晶体管MP5的每个已经处于截止状态，所以阻断了流到输出控制电路24的电流。因此，可以防止渗透电流在连接到LSI芯片30中采用的输出电路31的连接垫PADV上出现的电势、和输出缓冲器电路的电源VDDIO之间流动。

[0129] 此外，因为在NMOS晶体管MN5的栅极电极上出现的电势变得等于在连接垫PADV上出现的电势，所以如果在连接垫PADV上出现的电势上升到能够使得NMOS晶体管MN5处于导通状态的电平，则可以控制在输出电流21中采用的NMOS晶体管MN1的栅极电极上出现的电势变得等于地电平。结果，在连接到LSI芯片30中采用的输出电路31的连接垫PADV上出现的电势和输出缓冲器电路的接地之间没有渗透电流流动。

[0130] 在基底电压控制电路22D中，PMOS晶体管MP7的栅极电极上出现的电势设置在地电平，使得PMOS晶体管MP7处于导通状态，使得在PMOS晶体管MP8的栅极电极上出现的电势变得等于在连接垫PADV上出现的电势。

[0131] 此时，在PMOS晶体管MP8的漏极电极上出现的电势(即，在PMOS晶体管MP1、MP4、MP5、MP9、MP7和MP8的基底上出现的电势)根据以下确定。

[0132] 在PMOS晶体管MP1、MP4、MP5、MP9和MP7的每个的漏极区域(用作输出部分)和基底之间形成寄生PN二极管。在图7的电路图中，示出PMOS晶体管MP1的寄生PN二极管D1作为代表。然而，实际上PMOS晶体管MP4、MP5、MP9和MP7的寄生PN二极管也存在，但是没有在图7的电路图中示出。因此，PMOS晶体管MP1、MP4、MP5、MP9和MP7的每个的基底电连接到连接垫PADV。结果，PADV二极管的电势Vth提供到PMOS晶体管MP1、MP4、MP5、MP9和MP7的每个的基底。因此，阻断了从PMOS晶体管MP8流到电源VDDIO的电流。因为电源VDDIO已经处于截止状态，所以电源VDDIO设置在地电平。

[0133] 此外，因为栅极电压控制电路23D中采用的PMOS晶体管MP4处于导通状态，所以在输出电路21中采用的PMOS晶体管MP1的栅极电极上出现的电势变得等于在连接垫PADV上出现的电势。结果，在PMOS晶体管MP1的栅极和漏极电极的每个上出现的电势变得等于在连接垫PADV上出现的电势，而PADV二极管的电势Vth提供到PMOS晶体管MP1的基底。

[0134] 因此，在连接到LSI芯片30中采用的输出电路31的连接垫PADV上出现的电势和输出缓冲器电路的电源VDDIO之间没有渗透电流流动。

[0135] 第四典型具体示例

[0136] 图8是示出根据本发明第四典型具体示例的、包括具有输出缓冲器电路的LSI(大规模集成)芯片20E的LSI芯片系统10E的配置的电路图。图8的电路图中所示的LSI芯片20E是不同于图6的电路图中所示的LSI芯片20E的典型示例，并且具有对应于图3和4的图中所示的输出缓冲器电路的输出缓冲器电路。在图8的电路图中所示的配置中，与图6的电路图中所示的配置中包括的其各自的对应物相同的各部分用与对应物相同的参考标号和参考符号表示。

[0137] 如图8的电路图所示，除了PMOS晶体管MP7和MP8以及NMOS晶体管MN3之外，基底电压控制电路22E还采用PMOS晶体管MP10。要注意的是，PMOS晶体管MP10对应于第六场效应晶体管。

[0138] PMOS晶体管MP10的栅极电极连接到电源VDDIO，而PMOS晶体管MP10的源极电极连接到连接垫PAVD和输出电路21的输出节点ND21。PMOS晶体管MP10的源极电极和基底连接到PMOS晶体管MP1、MP4、MP5、MP7和MP9的每个的基底。

[0139] 首先，下面的描述说明当电源VDDIO处于导通状态时、输出缓冲器电路中采用的各部分所处的状态。

[0140] 在基底电压控制电路22E中，NMOS晶体管MN3的栅极电极上出现的电势设置在由电源VDDIO产生的电势的电平。因此，NMOS晶体管MN3处于导通状态。在NMOS晶体管MN3处于导通状态的情况下，PMOS晶体管MP8的栅极电极上出现的电势变得等于地电平。结果，电源VDDIO连接到PMOS晶体管MP8的基底，使得基底上出现的电势变得等于由电源VDDIO产生的电势的电平。

[0141] 在栅极电压控制电路23D中，NMOS晶体管MN2和MN4的每个处于导通状态。因此，PMOS晶体管MP5的栅极电极上出现的电势变得等于地电平，使得PMOS晶体管MP5处于导通状态。

[0142] 将由输出控制电路24产生的VDDIO电平信号传输给PMOS晶体管MP1的栅极电极，而将由输出控制电路24产生的地电平的信号提供给NMOS晶体管MN1的栅极电极。

[0143] 此时，因为在PMOS晶体管MP4、MP9和MP7的每个的栅极电极上出现的电势已经设置在由电源VDDIO产生的电势的电平，并且PMOS晶体管MP5的栅极电极上出现的电势已经变得等于地电平，所以PMOS晶体管MP5处于导通状态。因此，PMOS晶体管MP4、MP9和MP7以及NMOS晶体管MN5的每个处于截止状态。结果，在输出缓冲器电路的连接垫PADV上出现的电势可以与在PMOS晶体管MP1和NMOS晶体管MN1的栅极电极上出现的电势分开。

[0144] 接着，下面的描述说明当电源VDDIO处于截止状态时、输出缓冲器电路中采用的各部分所处的状态。

[0145] 在栅极电压控制电路23D中，因为电源VDDIO已经处于截止状态，所以PMOS晶体管MP4和MP9以及NMOS晶体管MN2和MN4的每个的栅极电极设置在地电平，使得PMOS晶体管MP4和MP9处于导通状态，而NMOS晶体管MN2和MN4处于截止状态。

[0146] 因为PMOS晶体管MP4处于导通状态，所以在PMOS晶体管MP5的漏极区域中出现的电势变得等于在连接垫PADV上出现的电势。出于同样原因，因为PMOS晶体管MP9处于导通状态，所以在PMOS晶体管MP5的栅极电极上出现的电势变得等于在连接垫PADV上出现的电势。结果，PMOS晶体管MP5处于截止状态。

[0147] 因此，因为NMOS晶体管MN2和PMOS晶体管MP5的每个处于截止状态，所以阻断了流到输出控制电路24的电流。因此，可以防止渗透电流在连接到LSI芯片30中采用的输出电路31的连接垫PADV上出现的电势、和输出缓冲器电路的电源VDDIO之间流动。

[0148] 此外，因为在NMOS晶体管MN5的栅极电极上出现的电势变得等于在连接垫PADV上出现的电势，所以如果在连接垫PADV上出现的电势上升到能够使得NMOS晶体管MN5处于导通状态的电平，则可以控制在输出电路21中采用的NMOS晶体管MN1的栅极电极上出现的电势变得等于地电平。另外，在连接到LSI芯片30中采用的输出电路31的连接垫PADV上出现的电势和输出缓冲器电路的接地之间没有渗透电流流动。

[0149] 在基底电压控制电路22E中，PMOS晶体管MP7和MP10的每个的栅极电极上出现的电势设置在地电平，使得PMOS晶体管MP7处于导通状态，使得在PMOS晶体管MP8的栅极电极上出现的电势变得等于在连接垫PADV上出现的电势。

[0150] 此时，在PMOS晶体管MP8的漏极电极上出现的电势(即，在PMOS晶体管MP1、MP4、MP5、MP9、MP7、MP8和MP10的基底上出现的电势)的每个设置在PADV电平，这是因为PMOS晶体管MP10已经处于导通状态，将基底连接到连接垫PADV。

[0151] 此外，因为栅极电压控制电路23D中采用的PMOS晶体管MP4处于导通状态，所以在输出电路21中采用的PMOS晶体管MP1的栅极电极上出现的电势变得等于在连接垫PADV上出现的电势，使得在PMOS晶体管MP1的栅极和漏极电极以及基底上出现的电势变得等于在连接垫PADV上出现的电势。

[0152] 结果，在连接到LSI芯片30中采用的输出电路31的连接垫PADV上出现的电势和输出缓冲器电路的电源VDDIO之间没有渗透电流流动。

[0153] 如上所述，本发明的实施例具有以下效果。

[0154] 在包括多个LSI芯片(或LSI电路)的LSI芯片系统中，没有额外的电路，其每个用作在已经处于导通状态的LSI芯片和要处于截止状态的LSI芯片之间的接口。因此，本发明的实施例能够有助于减少每个LSI芯片中使用的组件的数目。结果，可以减少制造每个LSI芯片的成本和整个LSI芯片系统的大小。也就是说，本发明的实施例能够有助于整个LSI芯片系统的好的特性。

[0155] 此外，在包括多个LSI芯片的LSI芯片系统中，可以消除来自外部源的信号对要处于截止状态的芯片的影响，并且防止渗透电流从外部源流到该芯片。因此，不仅可以截止要处于截止状态的芯片的内部电源，还可以截止接口侧的电源。结果，本发明的实施例能够有助于整个LSI芯片系统的较低的功耗。

[0156] 此外，在包括多个LSI芯片的LSI芯片系统中，LSI芯片系统不需要控制每个LSI芯片。例如，LSI芯片能够使得其自己的电源处于截止状态。因此，可以使得LSI芯片系统简单。结果，可以减少制造每个LSI芯片的成本和整个LSI芯片系统的大小。也就是说，本发明的实施例能够有助于整个LSI芯片系统的好的特性。

[0157] 本申请包含涉及于2008年5月19日向日本专利局提交的日本优先权专利申请JP2008-131250中公开的主题，在此通过引用并入其全部内容。

[0158] 本领域技术人员要理解的是，依赖于设计要求和其它因素，可以出现各种修改、组合、子组合和更改，只要它们在权利要求或其等效的范围内。