基于薄外延的高低压器件制造方法

摘要

本发明涉及基于体硅薄外延的600V高压功率集成电路的制造技术。具体地说是一种低成本的基于薄外延的600V高压LDMOS器件、20V低压器件及各器件间隔离的高低压兼容设计及工艺实现技术。本发明共采用了15块结构层次实现了各高低压器件的集成兼容设计。本发明与传统功率集成电路各器件设计不同之处在外延厚度从20um以上的厚外延改为8～9um的薄外延，LDMOS结构采用了不带浮空场极板的双RESURF？LDMOS结构，耐压达到了700V以上。各高低压器件兼容设计，N-外延下生长N埋层、P埋层以提高产生隔离和提高串通电压，采用P阱和P埋层以形成对通隔离，P阱兼容形成LDMOS的体区、NMOS的阱区、NPN管的基区，稳压二极管的阱区。

权利要求

1.一种基于薄外延的高低压器件的制造方法，其特征是：

步骤一，材料准备：选取P型<100>晶向的P-衬底(1)，作为圆片；

步骤二，P埋层(3)和N埋层(4)的形成：在圆片上生长一层热氧化层和淀积一层氮化硅作为注入屏蔽层，再进行P埋层(3)的光刻注入，利用光刻胶作阻挡层将非P埋层的区域保护起来，在有P埋层(3)的区域注入二氟化硼；去胶后在圆片上进行N埋层(4)的光刻注入，利用光刻胶作阻挡层将非N埋层的区域保护起来，在有N埋层(4)的区域注入砷，再进行P埋层(3)和N埋层(4)的退火；

步骤三，N-外延(2)的生长：在圆片上非P埋层和非N埋层的区域生长场氧化层作阻挡，然后在P埋层(3)和N埋层(4)的上方生长热氧化层；之后在整个圆片表面生长N-外延层(2)；

步骤四，P阱(5)和P降场层(6)的形成：在圆片上进行P阱(5)光刻注入，利用光刻胶作阻挡层将非P阱的区域保护起来，在有P阱(5)的区域注入B11离子掺杂；然后在圆片上进行P降场层(6)的光刻注入，利用光刻胶作阻挡层将非P降场层的区域保护起来，在有P降场层(6)的区域注入B11离子掺杂，再进行P阱和P降场层(6)的推结，使注入在P阱和P降场层的B11离子杂质扩散，形成深P阱(5)和深的P降场层(6)；

步骤五，N管场注(7)和P管场注(8)的形成：在圆片上进行N管场注(7)的光刻，利用光刻胶作阻挡层将非N管场注的区域保护起来，在有N管场注(7)的区域注入B离子掺杂，然后进行N管场注(7)推结，使注入在N管场注(7)的B离子杂质扩散，形成深N管场注(7)；然后在圆片上进行P管场注(8)的光刻：利用光刻胶作阻挡层将非P管场注(8)的区域保护起来，在有P管场注(8)的区域注入P离子掺杂，然后进行P管场注(8)推结，使注入在P管场注(8)的P离子杂质扩散，形成深P管场注(8)；

步骤六，有源区(9)的形成：在整个圆片表面生长一层热氧化层及淀积一层氮化硅作为有源区(9)的掩蔽层，然后是有源区(9)的光刻刻蚀，利用光刻胶将有源区(9)保护起来，采用干法将非有源区的氮化硅进行刻蚀，然后在非有源区的地方生长场氧化层(21)；

步骤七，栅氧(20)的形成：利用非有源区的场氧化层(21)作阻挡，腐蚀掉有源区(9)上面的全部热氧化层及氮化硅层，再在有源区(9)上面生长的热氧化层形成预栅氧，再腐蚀掉全部的二氧化硅，再生长一层热氧化层作为栅氧(20)；

步骤八，多晶硅(10)的形成：以低压气相淀积在整个圆片表面形成多晶硅层，进行多晶硅(10)的光刻，利用光刻胶将有多晶硅(10)的区域保护起来，利用干法刻蚀去除无光刻胶保护区域的多晶硅(10)，形成多晶硅栅和多晶互连线图形；

步骤九，N-轻掺杂(11)和P-轻掺杂(12)的形成：在圆片上进行N-轻掺杂(11)光刻注入，利用光刻胶作阻挡层将非N-轻掺杂的区域保护起来，在有N-轻掺杂区(11)的区域注入P离子掺杂；然后在圆片上进行P-轻掺杂(12)的光刻注入，利用光刻胶作阻挡层将非P-轻掺杂(12)的区域保护起来，在有P-轻掺杂(12)的区域注入B离子掺杂，再进行轻掺杂注入的推结，使注入在N-轻掺杂(11)和P-轻掺杂(12)的离子杂质扩散；

步骤十，N+高掺杂(13)和P+高掺杂(14)形成：在圆片上进行N+高掺杂(13)光刻注入，利用光刻胶作阻挡层将非N+高掺杂的区域保护起来，在有N+高掺杂(13)的区域注入P离子掺杂；然后在圆片上进行P+高掺杂(14)的光刻注入，利用光刻胶作阻挡层将非P+高掺杂的区域保护起来，在有P+高掺杂(14)注入的区域B离子掺杂；

并且，在步骤一中，所述材料为P型<100>晶向75-130Ω·cm的P-衬底(1)；

在步骤二中，在所述圆片上生长一层36～44nm的所述热氧化层和淀积一层135～

165nm的所述氮化硅；

在所述步骤三中，在所述圆片上非P埋层和N埋层的区域生长620～680nm的场氧化层；在P埋层和N埋层域上方生长36～44nm热氧化层；在整个圆片表面生长8～9um的N-外延层(2)，浓度为2E15cm-3，以保证600V的横向双扩散MOS管器件的耐压；

在所述步骤六中，在整个圆片表面生长一层54～66nm热氧化层及淀积一层180～

220nm氮化硅作为有源区的掩蔽层；在非有源区的地方生长1300～1500nm的场氧化层(21)；

在所述步骤七中，腐蚀掉有源区(9)上面70～90nm氮化硅层，再在有源区上面生长

70～90nm的热氧化层，形成预栅氧；生长70～90nm的热氧化层作为栅氧层(20)。

说明书

基于薄外延的高低压器件制造方法

技术领域

[0001] 本发明涉及一种集成电路的生产方法，具体地说是一种基于薄外延的高低压器件生产方法。

背景技术

[0002] 功率半导体技术的发展源于各种应用的需求，如在20世纪60年代至80年代，主要应用于工业和电力系统。而近二十年来，由于4C产业(Communication，通信；Computer，计算机；Consumer，消费电器；Car，汽车电子)的迅速发展，功率半导体技术已覆盖了关系到国家科技发展的多个军工、民用领域。功率半导体器件经过了几十年的发展，在器件制造技术上不断提高，从以不控换相关断的整流管、半控换相关断电流型控制的晶闸管(SCR)为代表的分离器件(DD)，发展到以栅可关断晶闸管(GTO)、大功率晶体管(GTR)、功率MOSFET和绝缘栅双极型晶体管(IGBT)为代表的功率集成器件(PID)，再发展到以智能化功率集成电路(SPIC)、高压功率集成电路(HVIC)为代表的功率集成电路(PIC)阶段。随着科技技术水平的进一步发展及应用领域的不断扩展，SPIC、HVIC将趋于统一，PIC将向具有更高的输出电压、输出功率，集成更多的功能模块、更完善的保护功能的智能化功率模块(IPM)发展。

[0003] 高压功率集成电路(HVIC)，最早出现于二十世纪七十年代后期，由于单芯片集成，减少了系统中的元件数、互连数和焊点数，不仅提高了系统的可靠性、稳定性，而且降低了系统功耗、体积、重量和成本。但由于当时的功率半导体器件主要为双极型晶体管SCR、GTO等，功率器件所需的驱动电流大，驱动和保护电路复杂，在二十世纪七十年代HVIC的研究并未取得实质性进展。直至八十年代，由于MOS栅控制、具有高输入阻抗、低驱动功耗、容易保护等特点的新型MOS类功率器件如功率MOSFET、IGBT等的出现，使得驱动电路简单，且容易与功率器件集成，才迅速带动了HVIC的发展，但复杂的系统设计和昂贵的工艺成本限制了HVIC的应用。进入九十年代后，HVIC的设计与工艺水平不断提高，性能价格比不断提高，HVIC逐步进入了实用阶段。迄今已有系列HVIC产品问世，包括功率MOS智能开关，电源管理电路、半桥或全桥逆变器、两相步进电机驱动器、三相无刷电机驱动器、直流电机单相斩波器、PWM专用HVIC、开关集成稳压器等。HVIC的技术发展趋势是工作频率更高、电压更高，功率更大、功耗更低和功能更全。

[0004] 高压功率集成电路(HVIC)的主要特点是集成了高压功率器件、低压信号控制及处理、保护电路等，并具有高压功率输出能力。具有体积小、重量轻、抗干扰能力强、可靠性高、使用寿命长等许多显著优点，广泛应用于电机驱动、变频调速、显示驱动、开关电源、通讯、汽车电子、航空电子等民用领域，同样在军事电子领域，如军用测控系统、雷达系统、微波通信系统中所涉及的变 频调速、电机驱动、功率放大、电源等模块中已经逐渐从分离器件实现到高压功率集成电路来取代。

[0005] 目前，在显示驱动、电机驱动、工业自动化、计算机电源、仪器控制、消费电子等民用市场应用领域还要依赖国外进口。对应的军事领域的应用也只能采用民用级或工业级的产品，基本没有军品级的产品提供。即便如此，对于部分有军事用途如通讯、航空电子的产品还常常面临禁运和停产，因此掌握具有自主产权的核心技术显的尤为必要和迫切。开发具有自主知识产权的高性能智能功率集成电路关键技术对保障我国国防安全有非常重大的意义。

[0006] 高压功率集成电路在单芯片上集成了高压功率器件、低压信号控制及处理、保护电路等高低压器件。与普通的低压电路相比，高压功率集成电路的工艺比较复杂，器件结构与工艺流程紧密依赖，并共同决定了电路的性能参数。高压功率集成电路的研究涉及器件物理、工艺加工及电路设计等诸多方面，其关键核心技术难以突破，因此高压功率集成电路产品基本上是被国际上几个知名的集成器件制造(IDM)厂商所占领。高压功率集成产品更新换代相对于数字IC慢、附加值高，作为核心技术机密，各IDM厂商对其工艺流程、器件模型、器件结构等均严格保密。

[0007] 为了满足不断提高的耐压需求，目前，国际上大多数IDM厂商多采用在高电阻率衬底上厚外延材料(外延厚度为20um)的CD或BCD工艺技术。如IR公司的系列600V高压栅极驱动集成电路主要采用了高低压兼容的CD工艺设计技术，外延层厚度为20um以上，600V高压结构采用的是600V的带浮空场极板(Poly2)的LDMOS结构，IR公司基于自己研发的工艺，工艺复杂，对外延后的光刻对位技术提出了较高的要求，对于国内加工单位来说加工制造困难。同时传统厚外延技术存在工艺热过程时间长、结隔离横向扩散大、厚外延后光刻标记模糊等不足。

[0008] 而Fairchild公司推出的系列600V高压功率集成电路，采用了基于约7um薄外延材料上600V高低压兼容的BCD工艺设计技术，有体硅高压工艺和SOI高压工艺。基于自己的工艺线实现，工艺复杂，成本较高。

[0009] 除了各IDM厂商自己的工艺线之外，目前各标准的Foundry线如X-FAB、TSMC等正逐步推出700V高低压BCD兼容工艺，基于1um左右的工艺线进行开发的，这些工艺都采用20um以上的厚外延工艺，600V高压结构采用LDMOS器件或VDMOS器件。工艺复杂，成本较高，针对性不强，且都不是很成熟，还在研发且不断优化改进。

[0010] 发明目的

[0011] 本发明的目的在于设计一种基于薄外延的高低压器件生产方法，这种方法能在国内工艺线上生产600V高压驱动电路，要求在一个集成电路中实现600V高压器件及20V低压CMOS、NPN器件以及5～6V稳压管等器件的兼容设计，保证电路可靠性能，且生产成本低、工艺稳定可控、适合于国内工艺线进行批量生产，从而能够用于600V高压功率集成电路的设计及制造。

[0012] 根据要求，本发明基于8～9um的薄外延上进行600V高压功率集成电路的 设计制造，600V高压器件采用了带高压互连线(HVI)的无浮空场极板(NFFP)的双缓冲(RESURF)横向双扩散MOS管(LDMOS)结构进行设计，各低压器件尽量做到兼容设计，工艺实现基于国内3um标准工艺线上进行设计开发的。

[0013] 按照本发明提供的技术方案，所述基于薄外延的高低压器件的制造方法包括如下步骤：

[0014] 步骤一，材料准备：选取P型<100>晶向的P-衬底，作为圆片； [0015] 步骤二，P埋层和N埋层的形成：在圆片上生长一层热氧化层和淀积一层氮化硅作为注入屏蔽层，再进行P埋层的光刻注入，利用光刻胶作阻挡层将非P埋层的区域保护起来，在有P埋层的区域注入二氟化硼；去胶后在圆片上进行N埋层的光刻注入，利用光刻胶作阻挡层将非N埋层的区域保护起来，在有N埋层的区域注入砷，再进行P埋层和N埋层的退火；

[0016] 步骤三，N-外延的生长：在圆片上非P埋层和非N埋层的区域生长场氧化层作阻挡，然后在P埋层和N埋层的上方生长热氧化层；之后在整个圆片表面生长N-外延层； [0017] 步骤四，P阱和P降场层的形成：在圆片上进行P阱光刻注入，利用光刻胶作阻挡层将非P阱的区域保护起来，在有P阱的区域注入B11离子掺杂；然后在圆片上进行P降场层的光刻注入，利用光刻胶作阻挡层将非P降场层的区域保护起来，在有P降场层的区域注入B11离子掺杂，再进行P阱和P降场层的推结，使注入在P阱和P降场层的B11离子杂质扩散，形成深P阱和深的P降场层；

[0018] 步骤五，N管场注和P管场注的形成：在圆片上进行N管场注的光刻，利用光刻胶作阻挡层将非N管场注的区域保护起来，在有N管场注的区域注入B离子掺杂，然后进行N管场注推结，使注入在N管场注的B离子杂质扩散，形成深N管场注；然后在圆片上进行P管场注的光刻：利用光刻胶作阻挡层将非P管场注的区域保护起来，在有P管场注的区域注入P离子掺杂，然后进行P管场注推结，使注入在P管场注的P离子杂质扩散，形成深P管场注；

[0019] 步骤六，有源区的形成：在整个圆片表面生长一层热氧化层及淀积一层氮化硅作为有源区的掩蔽层，然后是有源区的光刻刻蚀，利用光刻胶将有源区保护起来，采用干法将非有源区的氮化硅进行刻蚀，然后在非有源区的地方生长场氧化层；

[0020] 步骤七，栅氧的形成：利用非有源区的场氧化层作阻挡，腐蚀掉有源区上面的全部热氧化层及氮化硅层，再在有源区上面生长的热氧化层形成预栅氧，再腐蚀掉全部的二氧化硅，再生长一层热氧化层作为栅氧；

[0021] 步骤八，多晶硅的形成：以低压气相淀积在整个圆片表面形成多晶硅层，进行多晶硅的光刻，利用光刻胶将有多晶硅的区域保护起来，利用干法刻蚀去除无光刻胶保护区域的多晶硅，形成多晶硅栅和多晶互连线图形；

[0022] 步骤九，N-轻掺杂和P-轻掺杂的形成：在圆片上进行N-轻掺杂光刻注入，利用光刻胶作阻挡层将非N-轻掺杂的区域保护起来，在有N-轻掺杂区的区域注入P离子掺杂；然后在圆片上进行P-轻掺杂的光刻注入，利用光刻胶作阻挡层 将非P-轻掺杂的区域保护起来，在有P-轻掺杂的区域注入B离子掺杂，再进行轻掺杂注入的推结，使注入在N-轻掺杂和P-轻掺杂的离子杂质扩散；

[0023] 步骤十，N+高掺杂和P+高掺杂形成：在圆片上进行N+高掺杂光刻注入，利用光刻胶作阻挡层将非N+高掺杂的区域保护起来，在有N+高掺杂的区域注入P离子掺杂；然后在圆片上进行P+高掺杂的光刻注入，利用光刻胶作阻挡层将非P+高掺杂的区域保护起来，在有P+高掺杂注入的区域B离子掺杂。

[0024] 在所述步骤一中，所述材料为P型<100>晶向75-130Ω·cm的P-衬底1。 [0025] 在所述步骤二中，在所述圆片上生长一层36～44nm的所述热氧化层和淀积一层135～165nm的所述氮化硅。

[0026] 在所述步骤三中，在所述圆片上非P埋层和N埋层的区域生长620～680nm的场氧化层；在P埋层和N埋层域上方生长36～44nm热氧化层；在整个圆片表面生长8～9um的N-外延层，浓度为2E15cm-3，以保证600V的横向双扩散MOS管器件的耐压。 [0027] 在步骤六中，在整个圆片表面生长一层54～66nm热氧化层及淀积一层180～220nm氮化硅作为有源区的掩蔽层；在非有源区的地方生长1300～1500nm的场氧化层。 [0028] 在步骤七中，腐蚀掉有源区上面70～90nm氮化硅层，再在有源区上面生长70～
90nm的热氧化层，形成预栅氧；生长70～90nm的热氧化层作为栅氧层。 [0029] 本发明的特点如下：

[0030] (1)本发明的器件基于P-衬底上生长8～9um N-薄外延进行设计的，以降低对光刻机的要求，并减小了横向扩散。

[0031] (2)本发明的器件及结构特征，本发明中包括的器件有600V双RESURFLDMOS器件、20V低压CMOS器件、20V低压双极NPN器件、稳压为5～6V的稳压二极管管器件及高低压器件、独立外延岛间的隔离结构，采用了最少的层次实现了各器件的集成兼容设计。 [0032] LDMOS管结构：采用了无浮空场极板(NFFP)的双缓冲(RESURF)横向双扩散MOS管(LDMOS)结构进行设计，主要通过漏区场氧化层下的P-降场层6和N-外延2形成了双REUSRF结构，多晶栅做栅场极板。

[0033] 低压各器件结构：为保证低压器件的20V耐压，NMOS器件的漏端、NPN器件的发射极采用了N-轻掺杂区11形成，NMOS器件的漏端采用了P-轻掺杂区12形成。 [0034] 各器件兼容设计：P阱5同时用于形成LDMOS的体区、NMOS的阱区、NPN管的基区，稳压二极管的阱区，同时P阱5还与P埋层3对通隔离形成了一个个独立的外延岛。 [0035] (3)本发明中器件结构的工艺实现，基于标准3um单多晶单铝(SPSM)CMOS工艺基础上增加并调整一些层次来实现的。工艺采用P型<100>晶向75-130Ω·cm的P-衬底材料，首先在P-衬底1上先后光刻注入二氟化硼和砷以分别形成P埋层3和N埋层4；再在圆片上生长8～9μm的N-型外延2；两次光刻注入硼，推阱分别形成P阱5和P-降场层6；然后在圆片上进行N管场注7和P 管场注8的光刻注入，采用常规的局部氧化硅工艺(LOCOS工艺)形成有源区9和非有源区上的场氧化层21，在有源区9上生长热氧化层形成70～90nm的栅氧化层20；再淀积多晶硅并光刻腐蚀形成多晶硅层10，之后在圆片上先后进行N-轻掺杂11、P-轻掺杂12的光刻注入，再进行N+高掺杂13、P+高掺杂14的光刻注入。最后是常规工艺中的接触孔、铝线光刻腐蚀及钝化孔开孔形成，为保证高压LDMOS管耐压及功率器件过电流能力，介质层和铝线层比常规工艺更厚。

[0036] 本发明的优点是：1、本发明基于8～9um的薄外延，相对于传统20um以上厚外延技术，有利于降低对光刻机的要求及减小了结的横向扩散；2、基于薄外延的LDMOS结构与低压NMOS结构比，仅增加P-降场层即达到了耐压要求，传统LDMOS结构需要再增加浮空场极板(Poly2)来达到耐压目的，本发明的LDMOS结构简单，所需层次最少，耐压达到了700V以上，低压各器件耐压30V以上；3、本发明的各器件结构的兼容性很高，同一层次在多个器件得到利用，尽可能降低工艺成本及工艺复杂度，工艺稳定可控，适宜高压功率集成电路的批量生产，本发明的工艺掩模版次共有15块版；4、本发明结构可用于600V高压功率集成电路的设计中，层次简单，可靠性高。

附图说明

[0037] 图1a是薄外延上600V高压LDMOS器件结构示意图。

[0038] 图1b是薄外延上600V高压LDMOS器件结构剖面图。

[0039] 图2a是20V NMOS结构示意图。

[0040] 图2b是20V PMOS结构示意图。

[0041] 图3是20V NPN结构示意图。

[0042] 图4是5.3V稳压二极管结构示意图。

[0043] 图5是独立岛间的隔离结构示意图。

[0044] 图6是所有器件兼容设计的示意图。

[0045] 图中各数字含义说明：1：P-衬底。2：N-外延。3：P埋层。4：N埋层。5：P阱层。6：P-降场层。7：N管场注。8：P管场注。10：多晶硅。11：N-轻掺杂。12：P-轻掺杂。13：
N+高掺杂。14：P+高掺杂。16：金属铝层。20：栅氧化层。21：场氧化层。30：LDMOS管的栅极引出端。31：LDMOS管的源极引出端。32：LDMOS管的漏极引出端。33：稳压二极管的负极引出端。34：稳压二极管的正极引出端。35：双极NPN管的基极引出端。36：双极NPN管的发射极引出端。37：双极NPN管的集电极引出端。38：NMOS管的栅极引出端。39：NMOS管的源极引出端。40：NMOS管的漏极引出端。41：PMOS管的栅极引出端。42：PMOS管的源极引出端。43：PMOS管的漏极引出端。

具体实施方式

[0046] 1、基于薄外延的各高低压器件结构

[0047] (1)600V LDMOS器件结构

[0048] 剖面图如图2所示，LDMOS管结构采用了无浮空场极板(NFFP)的双缓冲(RESURF)横向双扩散MOS管(LDMOS)结构进行设计。为保证耐压， 在漏端直接由一个独立岛上的N-外延2形成，N-外延上有在场氧化层下的P-降场层6和N-外延2形成了双REUSRF结构，漏端引出端有N+，N+四周有多晶包围，且多晶横跨过栅氧化层20和场氧化层21，漏端接触孔同时跨接在N+和多晶上，然后通过金属铝层16引出形成LDMOS管的漏端引出端32；LDMOS管的体区做在N-外延上的P阱5内，由多晶横跨过栅氧化层20和场氧化层21形成了场极板结构的栅极，再由多晶栅上的接触孔及铝线引出形成LDMOS管的栅端引出端30；
源端由N+高掺杂13、P+高掺杂14直接接到一起，且N+高掺杂、P+高掺杂下还有N管场注
7用以降低LDMOS管的体电阻，源端接触孔同时跨接在N+高掺杂、P+高掺杂上形成对接孔，通过金属铝层引出形成LDMOS管的源端引出端31。

[0049] (2)低压CMOS结构

[0050] 剖面图如图2所示，其中图2a为低压NMOS管，漏端由P阱5内的N-轻掺杂区11形成以提高NMOS管漏端击穿耐压，漏端引出端40由N-轻掺杂区11上的N+高掺杂13形成，源端引出端39由P阱5内的N+高掺杂13、P+高掺杂14对接形成，且P+高掺杂14下面还有N管场注7用以降低NMOS管的体电阻；图2b为低压PMOS管，漏端由N-外延2上的P-轻掺杂区12形成以提高PMOS管漏端击穿耐压，漏端引出端43由P-轻掺杂区12上的P+高掺杂14形成，源端引出端42由N-外延2上的P+高掺杂14、N+高掺杂13对接形成，且N+高掺杂13下面还有P管场注8用以降低PMOS管的体电阻。NMOS管、PMOS管的栅引出端38，PMOS管的栅极引出端41由多晶10形成。N管场注7、P管场注8用于形成低压CMOS器件间的隔离，以提高场开启电压，提高器件抗闩锁能力，

[0051] (3)双极NPN结构

[0052] 剖面图如图3所示，采用纵向NPN结构，集电极直接由N-外延2构成，集电引出端37由N-外延2上的N+高掺杂13形成，N+高掺杂13下面还有P管场注8用以降低集电极电阻，基区由P阱5形成，基极引出端35由P阱5上的P+高掺杂14形成，P+高掺杂14下面还有N管场注7用以降低基区电阻，发射极由N-轻掺杂区11形成，发射极引出端36由N-轻掺杂区11上的N+高掺杂13形成，N-轻掺杂区11用以提高NPN管的耐压。 [0053] (4)稳压二极管结构

[0054] 剖面图如图4所示，稳压二极管正极由P阱5内的N管场注7形成，正极引出端34由N管场注7上面的P+高掺杂14形成，稳压二极管负极及负极引出端33由N管场注7上的N+高掺杂13形成。

[0055] (5)各独立岛间的隔离结构

[0056] 剖面图如图5所示，由P-衬底1上的P埋层3和P阱5形成上下对通隔离，使得P埋层3与P-衬底1相连，以形成一个个独立的外延岛，隔离结构接触引出由P阱5内的P+高掺杂14形成。

[0057] 最后形成的600V高压功率集成电路中整体的器件兼容设计结构示意图如图6所示。 [0058] 2、基于薄外延的各高低器件制造方法

[0059] 下面是兼容器件形成的主要工艺流程，对应形成各器件层次如图6所示，特征如下：

[0060] 步骤一，材料准备：选取P型<100>晶向75-130Ω·cm的P-衬底1，作为圆片； [0061] 步骤二，P埋层3和N埋层4形成：在P-衬底1上生长一层36～44nm热氧化层和淀积一层135～165nm氮化硅作为注入屏蔽层，再进行P埋层3的光刻注入，利用光刻胶作阻挡层将非P埋层3保护起来，在P埋层3注入二氟化硼BF2；去胶后在圆片上进行N埋层4的光刻注入，利用光刻胶作阻挡层将非N埋层4保护起来，在N埋层4注入砷As，再进行埋层退火。

[0062] 步骤三，N-外延2生长：在圆片上非P埋层和N埋层的区域生长620～680nm的场氧化层作阻挡，然后在P埋层3和N埋层4是区域上方生长36～44nm热氧化层；之后在整个圆片表面生长8～9um的N-外延层2，浓度为2E15cm-3，以保证600V的横向双扩散MOS管(LDMOS)器件的耐压。

[0063] 步骤四，P阱5和P降场层6形成：在圆片上进行P阱5光刻注入，利用光刻胶作阻挡层将非P阱5保护起来，在P阱5的区域注入B11离子掺杂；然后在圆片上进行P降场层6的光刻注入，利用光刻胶作阻挡层将非P降场层6保护起来，在P降场层6注入B11离子掺杂，再进行P阱5和P降场层6的推结，使注入在P阱5和P降场层6的B11离子杂质扩散，形成深P阱5和深的P降场层6。

[0064] 步骤五，N管场注7和P管场注8形成：在圆片上进行N管场注7的光刻，利用光刻胶作阻挡层将非N管场注7保护起来，在N管场注7注入B离子掺杂，然后进行N管场注7推结，使注入在N管场注7的B离子杂质扩散，形成深N管场注；然后在圆片上进行P管场注8的光刻，利用光刻胶作阻挡层将非P管场注8保护起来，在P管场注8注入P离子掺杂，然后进行P管场注8推结，使注入在P管场注8的P离子杂质扩散，形成深P管场注。 [0065] 步骤六，有源区9形成：在整个圆片表面生长一层54～66nm热氧化层及淀积一层180～220nm氮化硅作为有源区的掩蔽层，然后是有源区9的光刻刻蚀，利用光刻胶将有源区9保护起来，采用干法将非有源区的氮化硅进行刻蚀，然后在非有源区的地方生长
1300～1500nm的场氧化层21。

[0066] 步骤七，栅氧20形成：利用非有源区的场氧化层作阻挡，腐蚀掉有源区9上面的全部热氧化层及70～90nm氮化硅层，再在有源区9上面生长70～90nm的热氧化层形成预栅氧，再腐蚀掉全部的二氧化硅SiO2，生长70～90nm的热氧化层作为栅氧层20。 [0067] 步骤八，多晶硅10的形成：以低压气相淀积在整个圆片表面形成多晶硅层，进行多晶硅10的光刻，利用光刻胶将多晶硅区保护起来，利用干法刻蚀去除无光刻胶保护区域的多晶硅，形成多晶硅栅和多晶互连线图形；

[0068] 步骤九，N-轻掺杂区11和P-轻掺杂区12形成：在圆片上进行N-轻掺杂区11光刻注入，利用光刻胶作阻挡层将非N-轻掺杂区保护起来，在N-轻掺杂区 11注入P离子掺杂；然后在圆片上进行P-轻掺杂区12的光刻注入，利用光刻胶作阻挡层将非P-轻掺杂区保护起来，在P-轻掺杂区12注入B离子掺杂，再进行轻掺杂注入的推结，使注入在N-轻掺杂区和P-轻掺杂区离子杂质扩散。

[0069] 步骤十，N+高掺杂13和P+高掺杂14形成：在圆片上进行N+高掺杂13光刻注入，利用光刻胶作阻挡层将非N+高掺杂保护起来，在N+高掺杂注入P离子掺杂；然后在圆片上进行P+高掺杂14的光刻注入，利用光刻胶作阻挡层将非P+高掺杂保护起来，在P+高掺杂注入B离子掺杂。

[0070] 最后利用常规工艺中的接触孔、铝线光刻腐蚀及钝化孔开孔形成，为保证高压LDMOS管耐压及功率器件过电流能力，介质层和铝线层比常规工艺更厚，金属前介质层厚度为1630～1770nm，铝线厚度为1620～1980nm。

[0071] 本发明的技术成果及应用。本发明中各器件耐压及电参数性能达标，其中LDMOS管耐压为780V左右，低压NMOS管耐压36V左右，低压PMOS管耐压40V以上，双极NPN管耐压36V左右，稳压二极管稳压值为5.3V。该发明中各器件的兼容设计性好，所有结构用于高压功率集成电路的设计中，总的掩模版次为15块版。

[0072] 本发明技术主要用于同时集成有600V高压器件、30V以内的低压CMOS、双级NPN或者5.3V稳压管的高压功率集成电路的设计开发，我们利用该发明技术设计出了三款样品，分别兼容IR公司的IR2103，IR2110，IR2111电路，在国内58所3um工艺线上进行流片制造，流片出的电路各项关键参数指标兼容原样品电路。

[0073] 利用本发明可研制出更多的600V高压功率集成电路产品。