一种数字电子装置具有第一顺序逻辑单元(SS1)和第二顺序逻辑单元(SS2)，每个顺序逻辑单元用于接收输入信号(D)和分别输出第一输出信号(Q)和第二输出信号(QF)。该电子装置还包括用于对第一输出信号(Q)和第二输出信号(QF)进行比较的比较器单元(C)和分别产生用于第一顺序逻辑单元(SS1)和第二顺序逻辑单元(SS2)的第一内部时钟(CK)和第二内部时钟(CKF)。在自校正模式下，自适应时钟发生器单元(ACG)适于相对于另一个内部时钟信号(CKF)对第一或第二内部时钟信号(CK，CKF)进行延迟。自适应时钟发生器单元(ACG)所引起的延迟取决于比较器单元(C)的结果。在正常工作模式下，自适应时钟发生器单元(ACG)适于保持第一内部时钟信号和第二内部时钟信号之间延迟的恒定。
第一顺序逻辑单元(SS1)和第二顺序逻辑单元(SS2)，每个顺序逻辑单元均用于接收输入信号(D)，并分别输出第一输出信号(Q)和第二输出信号(QF)，比较器单元(C)，用于对第一输出信号(Q)和第二输出信号(QF)进行比较，以及自适应时钟发生器单元(ACG)，用来基于第一时钟信号(CLK)分别产生用于第一顺序逻辑单元(SS1)的第一内部时钟(CK)和用于第二顺序逻辑单元(SS2)的第二内部时钟(CKF)，其中，自适应时钟发生器单元(ACG)被配置为产生第一内部时钟(CK)和第二内部时钟(CKF)，使得在使用中，第一顺序逻辑单元(SS1)在第二顺序逻辑单元(SS2)之后晚一个失效余量对输入信号(D)进行采样，其中，在自校正模式下，自适应时钟发生器单元(ACG)适于相对于第一时钟信号(CLK)对第一和第二内部时钟信号(CK，CKF)进行延迟，其中，自适应时钟发生器单元(ACG)所引起的延迟取决于比较器单元(C)的结果，以及其中，在正常工作模式下，自适应时钟发生器单元(ACG)适于保持所述延迟恒定。
2.根据权利要求1所述的电子装置，其中自适应时钟发生器单元(ACG)被构造为在自校正模式下，重复地减小所述延迟，直到第二顺序逻辑单元(SS2)未对输入信号(D)进行正确采样为止；在操作中，比较器单元(C)通过检测第一顺序逻辑单元(SS1)的输出信号(Q)与第二顺序逻辑单元(SS2)的输出信号(QF)之间的不匹配，来检测该未正确采样。
3.根据权利要求1所述的电子装置，其中第一顺序逻辑单元(SS1)的输出信号(Q)被用作该电子装置的输出信号(Q)。
4.根据权利要求1、2或3所述的电子装置，其中该电子装置包括同步逻辑。
5.根据权利要求1、2或3所述的电子装置，其中在大量时钟周期之后或者在电子装置的工作条件发生变化的情况下，启动自校正模式。
6.一种用于改变数字电子装置中的时钟延迟的方法，包括以下步骤：
由第一顺序逻辑单元(SS1)和第二顺序逻辑单元(SS2)接收输入信号(D)，并且输出第一输出信号(Q)和第二输出信号(QF)，对第一输出信号(Q)和第二输出信号(QF)进行比较，以及
产生用于第一顺序逻辑单元(SS1)的第一内部时钟(CK)和用于第二顺序逻辑单元(SS2)的第二内部时钟(CKF)，其中产生第一内部时钟(CK)和第二内部时钟(CKF)，使得第一顺序逻辑单元(SS1)在第二顺序逻辑单元(SS2)之后晚一个失效余量对输入信号(D)进行采样，其中，在自校正模式下，第一内部时钟信号(CK)和第二内部时钟信号(CKF)相对于第一时钟信号(CLK)被延迟，其中，所引起的延迟取决于比较的结果，
7.根据权利要求6所述的用于改变数字电子装置中的时钟延迟的方法，其中在自校正模式下，重复地减小所述延迟，直到第二顺序逻辑单元(SS2)未对输入信号(D)进行正确采样为止；比较器单元(C)通过检测第一顺序逻辑单元(SS1)的输出信号(Q)与第二顺序逻辑单元(SS2)的输出信号(QF)之间的不匹配，来检测该未正确采样。
第一顺序逻辑单元(SS1)和第二顺序逻辑单元(SS2)，每个顺序逻辑单元均用于接收输入信号(D)，并分别输出第一输出信号(Q)和第二输出信号(QF)，比较器单元(C)，用于对第一输出信号(Q)和第二输出信号(QF)进行比较，以及自适应时钟发生器单元(ACG)，用来基于第一时钟信号(CLK)分别产生用于第一顺序逻辑单元(SS1)的第一内部时钟(CK)和用于第二顺序逻辑单元(SS2)的第二内部时钟(CKF)，其中，自适应时钟发生器单元(ACG)被配置为产生第一内部时钟(CK)和第二内部时钟(CKF)，使得在使用中，第一顺序逻辑单元(SS1)在第二顺序逻辑单元(SS2)之后晚一个失效余量对输入信号(D)进行采样，其中，在自校正模式下，自适应时钟发生器单元(ACG)适于相对于第一时钟信号(CLK)对第一和第二内部时钟信号(CK，CKF)进行延迟，其中，自适应时钟发生器单元(ACG)所引起的延迟取决于比较器单元(C)的结果，以及其中，在正常工作模式下，自适应时钟发生器单元(ACG)适于保持所述延迟恒定。
9.根据权利要求8所述的集成电路，其中自适应时钟发生器单元(ACG)被构造为在自校正模式下，重复地减小所述延迟，直到第二顺序逻辑单元(SS2)未对输入信号(D)进行正确采样为止；在操作中，比较器单元(C)通过检测第一顺序逻辑单元(SS1)的输出信号(Q)与第二顺序逻辑单元(SS2)的输出信号(QF)之间的不匹配，来检测该未正确采样。
10.根据权利要求9所述的集成电路，其中第一顺序逻辑单元(SS1)的输出信号(Q)被用作该集成电路的输出信号(Q)。
集成电路，数字电子装置以及改变数字电子装置中时钟延
迟的方法
技术领域
[0001] 本发明涉及一种数字电子装置和改变数字电子装置中的时钟延迟的方法。
背景技术
[0002] 现代数字电子装置通常包括多个MOSFET。随着新型晶体管尺寸的逐渐减小，负偏置温度不稳定性NBTI和热载流子注入HCT退化对于长期可靠性来说变得越来越重要。最近几年已经很明显的是由NBTI和HCI导致的退化将存在于大多数新型电子装置中。NBTI与pMOSFET相关，而HCI与nMOSFET更相关。这种退化的实际结果是将降低数字电路的速度。另一方面，阈值电压和饱和漏极电流由于这些退化可能会发生漂移。
[0003] 虽然可在工艺鉴定阶段用单个隔离的器件例如通过晶片级可靠性测试来估计这些退化，但是检测和判断NB TI和HCI对VLSI电路的老化效应是困难的，将不会影响电路的运行。而且，这种检测和判断将要求额外的电路模块，因此需要更大的电路面积。
[0004] 由于任何退化的数字电路的速度通常都会降低，因此数据和时钟信号的相对时序可能会发生变化，并且可能产生时序冲突。避免这些时序冲突的一个方法是增加数据和时钟信号的时序余量。然而，尤其是当使用具有速度关键部件的流水线电路时，这种时序余量的增加将导致芯片性能的降低。另外，通常，根据给定的工作条件来确定最佳的时序余量和时钟延迟，在制造芯片之后不能对它们进行调整。
发明内容
[0005] 因此，本发明的目标是提供一种数字电子装置，该数字电子装置能对由于NB TI和HCI退化而导致的时钟延迟变化进行片上补偿，而不必改变时序余量。
[0006] 通过一种数字电子装置和一种改变数字电子装置中时钟延迟的方法来实现这个目标。
[0007] 因此，数字电子装置具有第一和第二顺序逻辑单元，每个逻辑单元用于接收输入信号并分别输出第一和第二输出信号。该电子装置还包括用于对第一和第二输出信号进行比较的比较器单元，以及用于分别产生用于第一和第二顺序逻辑单元的第一和第二内部时钟的自适应时钟发生器单元。在自校正模式下，自适应时钟发生器单元适于相对于另一个内部时钟信号来对第一和第二内部时钟信号进行延迟。由该自适应控制发生器单元引起的延迟取决于比较器单元的结果。在正常工作模式下，自适应控制发生器单元适于保持第一和第二内部时钟信号之间延迟的恒定。根据本发明的一个方面，最慢的顺序逻辑单元的输出被用作该电子装置的输出。根据本发明的另一方面，该电子装置包括同步逻辑。
[0008] 根据本发明的优选方面，在多个时钟周期之后或者在该电子装置的工作条件发生变化的情况下，启动自校正模式。
[0009] 本发明还涉及一种改变数字电子装置的时钟延迟的方法。第一和第二顺序逻辑单元接收输入信号，并且分别输出第一和第二输出信号。比较第一和第二输出信号，并且分别产生用于第一和第二顺序逻辑单元的第一和第二内部时钟。在自校正模式下，相对于另一个内部时钟信号调整第一和第二内部时钟信号的延迟。该延迟取决于比较的结果。在正常工作模式下，保持第一和第二内部时钟信号之间延迟的恒定。
[0010] 本发明涉及VLSI装置通常包括同步逻辑的思想，即，通过至少一个时钟信号来控制数据传输。锁存器、触发器寄存器等利用这些时钟信号在一个时钟周期内临时存储数据。通常最大化电子装置的时钟频率(即，降低时序余量)，以便实现良好的系统性能，而电子装置或芯片可包括数千到几十万个锁存器。例如，如果要实现寄存器，则可利用触发器的串联连接。在扫描模式下，这些触发器可直接连接至其他触发器，从而数据信号以及时钟信号可停留在后续单元处。在电子装置的设计之初，设置时序余量，使得可以进行期望的操作。
然而，如果电路退化，则时序余量可能不足以保证该装置的期望操作。
附图说明
[0011] 参照附图将更详细地描述本发明的实施例和优点。
[0012] 图1示出根据第一实施例的电子装置的框图，以及
[0013] 图2示出根据第一实施例的电子装置的电路图。
具体实施方式
[0014] 图1示出根据第一实施例的电子装置的框图。该电子装置包括第一和第二顺序逻辑单元SS1、SS2；与第一和第二顺序逻辑单元SS1、SS2耦接的比较器C；以及与比较器C的输出耦接的自适应时钟发生器单元ACG。自适应时钟发生器单元ACG的两个输出CK、CKF分别由第一和第二顺序逻辑单元SS1、SS2接收，并且用作内部时钟信号。该电子装置具有输入端D、输出端Q以及时钟输入端CLK。自适应时钟发生器单元ACG用于改变输入时钟CLK与第一和第二内部时钟CK、CKF之间的延迟。优选地对时钟CLK与第一和第二内部时钟CK，CKF之间的延迟进行调整，使得在输出端Q实现正确的数据捕捉。自适应时钟发生器单元ACG基于具有浮栅的I/O装置或者所谓的突触晶体管的原理。在C.Dioro等的“Floating-gate MOS synapse transistors”，Kluwer Academic Publishers 1998中详细地描述了浮栅I/O器件或突触晶体管的原理，在此以引用的方式将其并入。根据图1的数字电子装置实现了改进的触发器电路。该触发器电路具有正常工作模式和自校正工作模式。根据正常模式，触发器作为顺序元件(即SS1、SS2)进行操作，而没有任何的性能损失。由于不存在性能损失，所以根据第一实施例的改进触发器可以代替电路网表中的顺序元件。而且，这些改进的触发器可包含于自动生产线中，并且将仅仅需要两个全局编程信号。
[0015] 然而，根据自校正模式，改进的触发器SS1、SS2的时钟延迟可适于任何的到达时间。优选地，在大量时钟周期之后(例如，在几十亿个时钟周期之后)，或者在工作条件发生变化的情况下，启动自校正操作，使得该电子装置将在几个时钟周期内执行自校正。通过监视触发器的输出和通过将输出与对应于期望值的预定值进行比较来调整触发器的延迟。通过自校正工作模式，能实现一种有效的补偿延迟变化的方法。
[0016] 当在芯片上实现自适应时钟发生器单元ACG时，不需要最佳值的片外计算和存储。因此，监视实际系统级响应，而不是监视电子装置中的单个晶体管内的任何漂移。系统级响应对应于延迟时间的引入。
[0017] 图2示出根据第一实施例的电子装置的电路图。具体地讲，更详细地描述了自适应时钟发生器单元ACG和比较器C。比较器C包括第一和第二NMOS晶体管NM0、NM1，并且接收第一顺序单元SS1的输出Q(以及其互补(complement))和第二顺序单元SS2的输出QF(以及其互补)。比较器C的输出C0与自适应时钟发生器单元ACG耦接。换句话说，图2中的电路图的剩余部分对应于自适应时中发生器单元ACG。因此，自适应时钟发生器单元ACG具有比较器C的输出C0以及用作输入的输入时钟信号CLK。
[0018] 自适应时钟发生器单元ACG的输出对应于第一和第二内部时钟CK、CKF，以及他们的互补。例如，在输入时钟信号CLK的负边沿，第二内部时钟CKF将首先进行切换，使得第一或第二顺序单元SS 1、SS2将对输入进行采样，其中一个顺序单元将在另一个顺序单元之前早一个失效余量对输入进行采样。具体地讲，第二顺序单元SS2将对输入进行采样，并且输出输出信号QF。第一顺序单元SS1还将对输入信号进行采样，但是它将在第二顺序单元SS2输出输出信号Q之后晚一个失效余量对输入进行采样。
[0019] 在比较器C中，对输出信号QF和Q以及它们的互补进行比较。因此，比较器C包括第一和第二NMOS晶体管NM0、NM1，其中输出信号QF与第一NMOS晶体管NM0的源极耦接，而输出信号Q与第一NMOS晶体管NM0的基极耦接。输出信号QF和Q的互补，即QF_B，Q_B相应地与第二NMOS晶体管NM1耦接。
[0020] 第一PMOS晶体管PM0、第三NMOS晶体管NM2和第三NMOS晶体管NM3串联耦接在地和电源电压Vdd之间。比较器C0的输出与第一PMOS晶体管PM0和第三NMOS晶体管NM2的栅极耦接。第四NMOS晶体管NM3的栅极与时钟信号的互补CK_B耦接。第二PMOS晶体管PM1的的漏极和源极分别与第一PMOS晶体管PM0的漏极和源极耦接，而栅极与时钟信号CK_B耦接。晶体管PM0和晶体管PM1的源极与第一节点N1耦接。第三PMOS晶体管PM2的栅极与第一节点N1耦接，而其漏极与第一和第二PMOS晶体管PM0、PM1的漏极耦接，即与Vdd耦接。第三PMOS晶体管PM2的源极与突触晶体管ST耦接。第一、第二和第三PMOS晶体管PM0、PM1和PM2的漏极耦接至地。这同样适用于第四PMOS晶体管PM3的漏极。该第四PMOS晶体管PM3的源极与突触晶体管ST耦接，而其栅极与用于测试的信号TB耦接。突触晶体管ST接收电压Vtu作为输入，并且输出信号FG。第五和第六PMOS晶体管PM4、PM5和第五NMOS晶体管NM4串联耦接在地与电源电压Vdd之间，其中第二节点N2耦接在第六PMOS晶体管PM5和第五NMOS晶体管之间。第五PMOS晶体管PM4在其栅极接收信号FG，而第六PMOS晶体管PM5的栅极和第五NMOS晶体管NM4的栅极与时钟输入CLK耦接。第七PMOS晶体管PM6与第七NMOS晶体管NM6串联耦接在地和电源电压Vdd之间，其中第三节点N3耦接在第七PMOS晶体管和第六PMOS晶体管之间。第七PMOS晶体管PM6的栅极和第七NMOS晶体管NM6的栅极与第二节点N2耦接。第八PMOS晶体管PM7经由第三节点N3与第八NMOS晶体管NM7串联耦接在地和电源电压Vdd之间，其中它们的栅极与第二节点N2耦接。第八PMOS晶体管PM7的源极和第八NMOS晶体管NM7的漏极耦接至时钟信号CK的互补，即，耦接至CK_B。
[0021] 第九PMOS晶体管PM8经由第四节点N4与第九NMOS晶体管NM8串联耦接在地和电源电压Vdd之间，而它们的栅极耦接至第二节点N2。第十PMOS晶体管PM9与第十NMOS晶体管NM9串联耦接，而它们的栅极耦接至第九PMOS晶体管PM8的源极。第十PMOS晶体管PM9的源极和第十NMOS晶体管NM9的漏极之间的节点对应于信号CKF_B。
[0022] 如果信号QF和Q与比较器C所确定的相比配，则第三PMOS晶体管PM2开启，使得电流流过注入器pFET ipFET。如果电路被设置为正常工作模式，则电压Vinj被设置为电源电压Vdd。在这种情况下，没有电流能流过注入器pFET，从而自适应时钟发生器单元ACG所引起的延迟是恒定的。
[0023] 然而，如果该电路被切换到如上所述的自校正模式，则电压Vinj被设置为负电压。因此，在突触晶体管ST的浮栅中将发生电子注入，并且自适应时钟发生器单元ACG所引起的延迟降低。自适应时钟发生器单元ACG所引起的延迟每个时钟周期都重复地降低，直到第二顺序单元SS2的输出信号QF不能对输入信号正确采样为止。换句话说，在输出信号Q和输出信号QF之间将出现不匹配，这被比较器C检测到，使得第三NMOS晶体管NM2断开，并且自适应时钟发生器单元ACG的操作停止，即停止了延迟的降低。优选地，对注入电压进行选择，使得时钟周期内的每个延迟步进都小于触发器的失效余量。
[0024] 对晶体管NM6、PM6、NM8和PM8进行选择，使得信号CKF超前信号CK一个失效余量。
[0025] 应该注意，上述实施例描述而不是限制了本发明，所属领域的技术人员在不脱离所附权利要求的范围的情况下将能设计出很多可替代的实施例。在权利要求中，任何置于括号中的参考标号不应被理解为对该权利要求的限制。词语“包括”不排除在权利要求中列举的元素或步骤之外的其他元素或步骤的存在。元素前的词语“一个”或“一种”不排除存在多个这种元素。在枚举了几种手段的装置权利要求中，这些手段中的几个可以用一个硬件或同一项硬件来实现。事实仅仅在于在彼此不同的从属权利要求中描述的措施并不表示这些措施的结合不能带来优势。
[0026] 而且，权利要求中的任何参考标号不应当被理解为对权利要求的限制。
