本发明公开了一种感测放大器电路及其数据感测方法，用以解决感测放大器的数据感测速度低的问题。一种数据感测方法，用以感测第一及第二存储单元(Memory Cell)中的储存数据。数据感测方法包括下列步骤：响应于第一频率讯号的致能电平，根据与第一存储单元对应的位线(Bit Line)电压设定第一电压；响应于第一频率讯号的非致能电平提供第一电压作为感测电压；比较感测及参考电压，以产生第一输出电压；响应于第二频率讯号的致能电平，根据与第二存储单元对应的位线电压设定第二电压，第一及第二频率讯号的相位相差180度；响应于第二频率讯号的非致能电平，提供第二电压作为感测电压；以及，比较感测电压及参考电压的电平，以产生第二输出电压。
1.一种感测放大器电路，用以感测储存于一存储器中一第一存储单元及一第二存储单元的储存数据，其特征在于，该感测放大器电路包括：一参考电平设定电路，用以根据一参考数据设定一参考电压；
一比较器电路，用以比较一感测电压及该参考电压的电平，以对应地产生一输出电压；
一第一电平设定电路，用以响应于一第一频率讯号根据与该第一存储单元对应的一第一位线电压设定一第一电压；
一第二电平设定电路，用以响应于一第二频率讯号根据与该第二存储单元对应的一第二位线电压设定一第二电压，其中该第一及该第二频率讯号具有不同的相位；以及一开关电路，用以响应于该第一频率讯号提供该第一电压作为该感测电压，并响应于该第二频率讯号提供该第二电压作为该感测电压。
2.根据权利要求1所述的感测放大器电路，其特征在于，其中该开关电路包括：一第一开关，包括第一输入端及第二输入端，分别耦接至该第一电平设定电路以接收该第一电压及耦接至该比较器电路；及一第二开关，包括第一输入端及第二输入端，分别耦接至该第二电平设定电路以接收该第二电压及耦接至该比较器电路。
3.根据权利要求1所述的感测放大器电路，其特征在于，其中该第一电平设定电路包括：一第一节点，该第一节点上的电压为该第一电压；
一第一晶体管，用以响应于该第一频率讯号的致能电平导通，使该第一电压接近一高电压；
一第二晶体管，第一源极/漏极耦接至与该第一存储单元对应的一第一位线，以接收该第一位线电压，第二源极/漏极耦接至该第一节点，栅极接收一第一控制电压，该第二晶体管受控于该第一控制电压导通，使该第一电压接近一低电压；及一反相器电路，用以响应于该第一位线电压产生该第一控制电压。
4.根据权利要求3所述的感测放大器电路，其特征在于，其中该第一电平设定电路进一步包括：一第三晶体管，用以响应于该高电压对该第一电压进行偏压。
5.根据权利要求1所述的感测放大器电路，其特征在于，其中该第二电平设定电路包括：一第二节点，该第二节点上的电压为该第二电压；
一第四晶体管，用以响应于该第二频率讯号导通，使该第二电压接近一高电压；及一第五晶体管，第一源极/漏极耦接至与该第二存储单元对应的一第二位线，以接收该第二位线电压，第二源极/漏极耦接至该第二节点，栅极接收一第二控制电压，该第五晶体管受控于该第二控制电压导通，使该第二电压接近一低电压；及一反相器电路，用以响应于该第二位线电压产生该第二控制电压。
6.根据权利要求5所述的感测放大器电路，其特征在于，其中该第二电压设定电路进一步包括：一第六晶体管，用以响应于该高电压对该第二电压进行偏压。
7.根据权利要求1所述的感测放大器电路，其特征在于，其中该第一频率讯号的相位与该第二频率讯号的相位相差180度。
8.根据权利要求7所述的感测放大器电路，其特征在于，其中该第一及该第二频率讯号处于致能电平的工作期间(Duty Cycle)大于或等于50％。
9.根据权利要求1所述的感测放大器电路，其特征在于，其中该存储器包括一双数据线栏译码器，该感测放大器电路接收的第一及该第二储存电压是由该双数据线栏译码器提供。
10.根据权利要求1所述的感测放大器电路，其特征在于，其中该感测放大器用以在一个频率周期中感测该第一存储单元及该第二存储单元储存的数据。
11.根据权利要求1所述的感测放大器电路，其特征在于，进一步包括：一拴锁器电路，用以响应于一取样频率讯号的一驱动缘取样并暂存该输出电压。
12.一种数据感测方法，用以感测储存于一存储器中的一第一存储单元及一第二存储单元的储存数据，其特征在于，该数据感测方法包括：(a)响应于一第一频率讯号根据与该第一存储单元对应的一第一位线电压设定一第一电压；
(b)响应于该第一频率讯号提供该第一电压作为一感测电压；
(c)比较该感测电压及一参考电压的电平，以对应地产生一第一输出电压；
(d)响应于一第二频率讯号根据与该第二存储单元对应的一第二位线电压设定一第二电压，其中该第一及该第二频率讯号的相位彼此具有一相位差；
(e)响应于一第二频率讯号提供该第二电压作为该感测电压；以及(f)比较该感测电压及该参考电压的电平，以对应地产生一第二输出电压。
13.根据权利要求12所述的数据感测方法，其特征在于，其中于步骤(c)之后进一步包括：(g)响应于一取样频率讯号的一第一驱动缘，取样并暂存该第一输出电压。
14.根据权利要求12所述的数据感测方法，其特征在于，其中于步骤(f)之后进一步包括：(h)响应于一取样频率讯号的一第二驱动缘，取样并暂存该第二输出电压。
感测放大器电路及其数据感测方法
技术领域
[0001] 本发明是有关于一种感测放大器电路(Sense Amplifier)，且特别是有关于一种可缩短感测放大器进行电压感测时间的感测放大器电路及其数据感测方法。
背景技术
[0002] 随着科技发展日新月异的现今时代中，非易失性(Non-volatile)存储器，例如是闪存(flash)已广泛地应用在各种电子产品中。传统上，当欲读取闪存中的存储单元(Memory Cell)中所记录的储存数据时，是透过栏译码器(Column Decoder)及列译码器(Row Decoder)来对此存储单元进行偏压，使此存储单元产生感测电流。之后透过感测放大器(Sense Amplifier)来侦测此感测电流，以判断此储存数据数值。
[0003] 然而随着科技的发展，市场对闪存的存取速度要求系日益提升。因此，如何发展出可有效地提升感测放大器的数据感测速度的技术为业界不断致力的方向之一。
发明内容
[0004] 有鉴于此，本发明的主要目的在于提供一种感测放大器电路(SenseAmplifier)及其数据感测方法，相较于传统感测放大器电路，本发明提出的感测放大器电路具有数据感测速度较快的优点。
[0005] 根据本发明提出一种感测放大器电路，用以量测储存于存储器中的第一存储单元(Memory Cell)及第二存储单元的储存数据。感测放大器电路包括参考电平设定电路、比较器电路、拴锁器(Latch)电路、第一、第二电平设定电路及开关电路。参考电平设定电路用以根据参考数据设定参考电压。比较器电路用以比较感测电压及参考电压的电平以对应地产生输出电压。拴锁器电路用以响应于取样频率讯号的驱动缘(Driving Edge)取样并暂存输出电压。第一电平设定电路用以响应于第一频率讯号的致能电平，根据与第一存储单元对应的第一位线(Bit Line)电压设定第一电压。第二电平设定电路用以响应于第二频率讯号的致能电平，根据与第二存储单元对应的第二位线电压设定第二电压。开关电路响应于第一频率讯号提供第一电压作为感测电压输出，并响应于第二频率讯号提供第二电压作为感测电压输出。
[0006] 根据本发明提出一种数据感测方法，用以对存储器中储存的第一储存电压及第二储存电压进行读取及量测。数据感测方法包括下列步骤：首先，响应于第一频率讯号的致能电平，根据与第一存储单元对应的位线(BitLine)电压设定第一电压；接着，响应于第一频率讯号的非致能电平提供第一电压作为感测电压；然后，比较感测及参考电压，以产生第一输出电压；接着，响应于第二频率讯号的致能电平，根据与第二存储单元对应的位线电压设定第二电压，第一及第二频率讯号的相位相差180度；然后，响应于第二频率讯号的非致能电平，提供第二电压作为感测电压；之后，比较感测电压及参考电压的电平，以产生第二输出电压。
[0007] 为让本发明的上述内容能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。
附图说明
[0008] 图1绘示依照本发明实施例的感测放大器的方块图。
[0009] 图2绘示应用本实施例的感测放大器电路的存储器的方块图。
[0010] 图3绘示依照本发明实施例的感测放大器电路的详细方块图。
[0011] 图4绘示是图3的感测放大器电路的相关讯号时序图。
[0012] 图5A绘示依照本发明实施例的数据感测方法的流程图。
[0013] 图5B、图5C及图5D绘示依照本发明实施例的数据感测方法的部分流程图。
[0014] 【主要元件符号说明】
[0015] 10：闪存
[0016] 12：偏压电路
[0017] 14：列译码器
[0018] 16：存储单元阵列
[0019] 18a、18b：栏译码器
[0020] 20：感测放大器电路
[0021] BL1～BLN：位线
[0022] DL1、DL2：数据线
[0023] 22a、22b：电平设定电路
[0024] 24：参考电平设定电路
[0025] 26：比较器电路
[0026] 28：拴锁器电路
[0027] T1～T9：晶体管
[0028] INV1～INV3：反相器
[0029] ND1～ND3：节点
[0030] SW1、SW2：开关
[0031] 24a：参考阵列
具体实施方式
[0032] 为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
[0033] 本实施例的感测放大器电路(Sense Amplifier)响应于多个频率讯号的致能电平，分别根据多笔储存电压设定多个输出电压，并分别响应于此些频率讯号的非致能电平，分别将这些输出电压与参考电压进行比较，以对此些储存电压进行感测。
[0034] 请参照图1，其绘示依照本发明实施例的感测放大器的方块图。感测放大器100感测存储器中的第一存储单元(未绘示)及第二存储单元(未绘示)中储存的数据。感测放大器100包括参考电平设定电路120、比较器电路140、电平设定电路160、180及开关电路200。参考电平设定电路120根据储存于参考存储单元(未绘示)中的参考数据设定参考电压Vref。比较器电路140比较感测电压Vsen与参考电压Vref以对应地产生输出电压Vout。
[0035] 响应于频率讯号CK1，电平设定电路160根据对应至第一存储单元的位线(Bit Line)电压Vb1来设定电压Vy1。响应于频率讯号CK2，电平设定电路180根据对应至第二存储单元的位线电压Vb2设定电压Vy2。频率讯号CK2与CK1是具有不同的相位。开关电路200用以响应于频率讯号CK1提供电压Vy1作为感测电压Vsen，并响应于频率讯号CK2提供电压Vy2作为感测电压Vsen。接下来，是列举若干实施例来对本实施例的感测放大器进行进一步说明。
[0036] 请参照图2，其绘示应用本实施例的感测放大器电路的存储器的方块图。闪存10包括偏压电路12、列译码器(Row Decoder)14、存储单元阵列16、栏译码器18a、18b及感测放大器电路20。存储单元阵列16包括多个存储单元，其以M×N的矩阵排列，M与N为大于1的自然数。各存储单元例如包括一个晶体管，此晶体管的阈值电压为可编程，透过设定晶体管的阈值电压，可存储一笔储存数据于存储单元中。举例来说，当晶体管的阈值电压接近电平较高的第一电压时，对应的存储单元记录的储存数据为数值0；当晶体管的阈值电压接近电平较低的第二电压时，对应的存储单元记录的储存数据为数值1。
[0037] 偏压电路12用以提供偏压讯号Sb，栏译码器18a用以响应于地址讯号提供偏压讯号Sb1～SbN至存储单元阵列16的N行存储单元。列译码器14用以响应于地址讯号，提供字元讯号Sw1～SwM至存储单元阵列16中的M列存储单元。存储单元阵列16中的目标存储单元是受控于对应的偏压讯号与字元讯号，来根据其记录的储存数据进行操作，以决定与其对应的位线(Bit Line)上的电压与电流。
[0038] 举例来说，当目标存储单元记录的储存数据为数值1时，其中的晶体管响应于偏压讯号与字元讯号导通，使对应的位线上的电压接近高电压VDD。当目标存储单元记录的储存数据为数值0时，其中的晶体管响应于偏压讯号与字元讯号截止，使对应的位线上的电压接近低电压。在本实施例中，存储单元阵列16中的存储单元C(i，j)及C(k，l)为目标存储单元，其分别响应于对应的字元讯号Swi与偏压讯号Sbj控制对应的位线BL_j上的电压Vb1，及响应于对应的字元讯号Swk与偏压讯号Sb1控制对应的位线BL l上的电压Vb2。其中i与k例如为小于或等于M的自然数，与j与l为小于或等于N的自然数。
[0039] 栏译码器18b用以将电压Vb1及Vb2提供至感测放大器电路20。在本实施例中，栏译码器18b例如为双数据线(Double Data Line)栏译码器，用以分别经由数据线DL1及DL2来分别提供电压Vb1及Vb2至感测放大器电路20。
[0040] 请参照图3及图4，图3绘示依照本发明实施例的感测放大器电路的详细方块图，图4绘示乃图3的感测放大器电路的相关讯号时序图。感测放大器电路20包括电平设定电路22a、22b、开关SW1、SW2、参考电平设定电路24、比较器电路26及拴锁器(Latch)电路28。电平设定电路22a及22b用以分别耦接至数据线DL1及DL2，以分别接收电压Vb1及Vb2，电平设定电路22a及22b更分别经由开关SW1及SW2耦接至比较器电路26的一输入端。参考电平设定电路24耦接至比较器电路26的另一输入端，拴锁器电路28是耦接至比较器电路的输出端。
[0041] 电平设定电路22a包括晶体管T1、T2、T3、节点ND1及反相器(Inverter)INV1。晶体管T1例如为P型金氧半(P-type Metal OxideSemiconductor，PMOS)晶体管，其源极(Source)接收高电压VDD，漏极(Drain)耦接至晶体管T3的漏极，栅极(Gate)接收频率讯号CLK1。晶体管T3例如为N型金氧半(N-type Metal Oxide Semiconductor，MOS)晶体管，其漏极耦接至晶体管T2的漏极，源极耦接至节点ND1，栅极接收高电压VDD。晶体管T1用以响应于频率讯号CLK1的致能电平导通，以与晶体管T2形成偏压电路，将节点ND1上的电压Vx1偏压为接近高电压VDD。在本实施例中，频率讯号CLK1的致能电平例如为低电平，以致能PMOS晶体管T1。
[0042] 晶体管T2例如为NMOS晶体管，其漏极耦接至节点ND1，源极耦接至数据线DL1以接收电压Vb1，栅极接收控制电压VC1。反相器INV1的输入端与输出端分别耦接至晶体管T2的源极与栅极。反相器INV1用以接收电压Vb1，并以电压Vb1的反相电压作为控制电压VC1来致能或非致能晶体管T2。举例来说，电压Vb1接近高电压VDD，如此反相器INV1响应于电压Vb1提供低电平的控制电压VC1非致能晶体管T2，使电压Vx1被偏压至接近高电压VDD。在另一个例子中，电压Vb1接近低电压，如此反相器INV1响应于电压Vb1提供低电平的控制电压VC1致能晶体管T2。使电压Vx1被偏压至接近低电压。
[0043] 开关SW1的两输入端分别耦接至节点ND1及比较器电路26的负输入端。开关SW1用以响应于频率讯号CLK1的非致能电平导通，以将电压Vx1作为感测电压提供至比较器电路26的负输入端。在本实施例中，频率讯号CLK1的非致能电平例如为高电平。
[0044] 电平设定电路22b包括晶体管T4、T5、T6、节点ND2及反相器INV2。其中，晶体管T4、T5、T6及反相器INV2是分别执行与晶体管T1、T2、T3及反相器INV1相似的操作，以响应于频率讯号CLK2的致能电平对节点ND2上的电压Vx2进行偏压。开关SW2执行与开关SW1相似的操作，以响应于频率讯号CLK2的非致能电平导通，以将电压Vx2作为感测电压提供至比较器电路26的负输入端。其中，频率讯号CLK2的致能电平例如等于低电平，频率讯号CLK2的非致能电平例如等于高电平。
[0045] 参考电平设定电路24包括晶体管T7、T8、T9、节点ND3、反相器INV3及参考阵列24a。参考电平设定电路24与电平设定电路22a具有相近的电路结构，其不同之处在于参考电平设定电路24用以根据参考阵列24a提供的参考数据，提供参考电压Vr至比较器电路26的正输入端。
[0046] 比较器电路26用以比较其负输入端与正输入端接收到的电压，以对应地产生输出电压Vs。更详细的说，在频率讯号CLK1处于低电平的期间TP1中，开关SW1与SW2分别为致能及非致能，电压Vx1被作为感测电压提供至比较器电路26的负输入端。如此，在期间TP1中，比较器电路26用以比较电压Vx1与参考电压Vr，以产生输出电压Vs。
[0047] 在频率讯号CLK2处于低电平的期间TP2中，开关SW1与SW2分别为非致能及致能，电压Vx2被作为感测电压提供至比较器电路26的负输入端。如此，在期间TP2中，比较器电路26用以比较电压Vx2与参考电压Vr，以产生输出电压Vs。
[0048] 拴锁器电路28用以响应于取样频率讯号CLK_S的驱动缘(DrivingEdge)来对输出电压Vs进行取样，以暂存输出电压Vs。在本实施例中，取样频率讯号CLK_S的驱动缘例如为其讯号上升缘(Rising Edge)。透过读取拴锁器电路28暂存的输出电压Vs，可有效地感测得到存储单元C(i，j)及C(k，l)存储的储存数据。
[0049] 请参照图5A，其绘示依照本发明实施例的数据感测方法的流程图。本实施例的数据感测方法用以量测闪存10中的存储单元C(i，j)及C(k，l)存储的储存数据，其中包括下列步骤。首先如步骤(a)，电平设定电路22a响应于频率讯号CLK1的致能电平，根据与存储单元C(i，j)对应的位线BL_j上的电压Vb1设定电压Vx1。接着如步骤(b)，开关SW1响应于频率讯号CLK1的非致能电平，提供电压Vx1作为感测电压输出至比较器电路26的负输入端。然后如步骤(c)，比较器电路26比较实质上等于电压Vx1的感测电压及参考电压Vr的电平，以对应地产生输出电压Vs。
[0050] 其中，本实施例的数据感测方法进一步于执行步骤(b)与(c)时，实质上同时执行步骤(d)，电平设定电路22b响应于频率讯号CLK2的致能电平，根据与存储单元C(k，l)对应的位线BL_l上的电压Vb2设定电压Vx2，其中频率讯号CLK1及CLK2的相位彼此相差180度。
[0051] 接着执行步骤(e)，开关SW2响应于频率讯号CLK2的非致能电平，提供电压Vx2作为感测电压。之后执行步骤(f)，比较器电路26比较实质上等于电压Vx2的感测电压及参考电压Vr的电平，以对应地产生输出电压Vs。
[0052] 请参照图5B、图5C及图5D，其分别绘示依照本发明实施例的数据感测方法的部分流程图。其中，于步骤(c)之后，本实施例的数据感测方法进一步包括步骤(g)，拴锁器电路28响应于取样频率讯号CLK_S的驱动缘，对输出电压Vs进行取样及暂存。
[0053] 于步骤(f)之后，本实施例的数据感测方法进一步包括步骤(h)，拴锁器电路28响应于取样频率讯号CLK_S的驱动缘，对输出电压Vs进行取样及暂存。
[0054] 在本实施例的数据感测方法中，进一步包括步骤(i)，参考电平设定电路24根据参考阵列24a提供的参考数据，设定参考电压Vr。
[0055] 在本实施例中，频率讯号CLK1及CLK2处于致能电平(即是高电平)的工作期间(Duty Cycle)是需大于或实质上等于50％，以避免开关SW1及SW2同时导通，使得电压Vx1及Vx2彼此干扰。在本实施例中，虽然仅以频率讯号CLK1及CLK2处于致能电平的工作期间实质上等于66.7％的情形为例作说明，但是，频率讯号CLK1及CLK2的工作期间并不局限于等于66.7％，而更可为其它大于或等于50％的数值。
[0056] 在本实施例中，虽仅以用以连接感测放大器电路20与存储单元阵列16的栏译码器为双数据线栏接码器18b的情形为例作说明，然，其并不局限于为双数据线栏译码器。举例来说，此栏译码器更可为包括两个传统单数据线栏译码器的译码单元，感测放大器电路20用以根据此两个传统单数据域译码器的数据线上的电压进行感测操作。
[0057] 在本实施例的感测放大器电路中，两组电平设定电路分别在第一及第二频率讯号为致能电平时，根据第一数据线上的电压设定第一电压及根据第二数据线上的电压设定第二电压。另外，两个开关分别在第一及第二频率讯号为非致能电平时，将第一及第二电压作为感测电压提供至比较器电路的负输入端，其中第一及第二频率讯号的相位相差180度。
[0058] 如此，透过两个开关的切换，两个电平设定电路其中之一可在两个电平设定电路其中之另一输出对应的感测电压时，对其感测电压进行设定。这样一来，本实施例的感测放大器电路可在一个频率讯号的频率周期中，完成对两个存储单元的储存数据进行感测的操作。相较于传统感测放大器电路仅能在一个频率讯号的频率周期中对一个存储单元的储存数据进行感测，本实施例的感测放大器电路具有数据感测速度较快的优点。
[0059] 另外，对于存储器电路来说，更可透过使用本实施例的感测放大器电路来降低需使用的感测放大器电路的数量，来达到实质上相同的数据读取速度。如此，应用本实施例的感测放大器电路的存储器电路更具有需使用的感测放大器电路数目较低的优点。
[0060] 综上所述，虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求所界定的范围为准。
