等离子体蚀刻方法和等离子体蚀刻装置

摘要

本发明提供一种等离子体蚀刻方法、等离子体蚀刻装置以及计算机存储介质，能够抑制高腐蚀性处理气体的使用，并且精度良好地形成规定形状的图案。当以图案形成为规定形状的光致抗蚀剂层(102)作为掩模层，利用处理气体的等离子体，对在被处理基板上形成的多晶硅层(104)进行蚀刻时，使用至少含有CF3I气体的处理气体，以使等离子体中的离子向被处理基板加速的自偏压Vdc为200V以下的方式，向载置被处理基板的下部电极施加高频电力。

权利要求

1.一种等离子体蚀刻方法，其特征在于：该等离子体蚀刻方法通过将图案形成为规定形状的掩模层，利用处理气体的等离子体，对在被处理基板上形成的硅层进行蚀刻，所述处理气体至少含有CF3I气体，

以使加速所述等离子体中的离子的自偏压Vdc为200V以下的方式，向载置所述被处理基板的下部电极施加高频电力，向所述下部电极施加频率为40MHz以上的高频电力，不向所述下部电极施加频率不足

40MHz的高频电力。

2.如权利要求1所述的等离子体蚀刻方法，其特征在于：所述硅层具有由线和间隔形成的蚀刻图案，作为线的宽度与间隔的宽度之比的线的宽度/间隔的宽度为1/1的致密图案和1/10以下的稀疏图案混合存在。

3.一种等离子体蚀刻方法，其特征在于：在利用第一处理气体的等离子体对形成于被处理基板上的由硅以外的材料构成的第一层实施蚀刻的处理腔室内，利用第二处理气体的等离子体对在所述被处理基板上形成的硅层进行蚀刻，其中，所述第二处理气体至少含有CF3I气体，以使加速所述等离子体中的离子的自偏压Vdc为200V以下的方式，向载置所述被处理基板的下部电极施加高频电力。

4.如权利要求3所述的等离子体蚀刻方法，其特征在于：向所述下部电极施加频率为40MHz以上的高频电力，不向所述下部电极施加频率不足

40MHz的高频电力。

5.一种等离子体蚀刻装置，其特征在于，包括：收容被处理基板的处理腔室；

向所述处理腔室内供给处理气体的处理气体供给单元；

使从所述处理气体供给单元供给的所述处理气体等离子体化来对所述被处理基板进行处理的等离子体生成单元；和在所述处理腔室内进行控制以进行权利要求1～4中任一项所述的等离子体蚀刻方法的控制部。

说明书

等离子体蚀刻方法和等离子体蚀刻装置

技术领域

[0001] 本发明涉及利用处理气体的等离子体对形成于被处理基板上的作为被蚀刻层的硅层进行蚀刻的等离子体蚀刻方法。

背景技术

[0002] 在现有技术中，在半导体装置的制造工序中，进行以光致抗蚀剂作为掩模，利用处理气体的等离子体，对在被处理基板上形成的多晶硅(polysilicon)层、非晶硅(amorphous silicon)层进行蚀刻的等离子体蚀刻。

[0003] 在上述的等离子体蚀刻中，使用各种处理气体，在多晶硅、非晶硅、单晶硅等的硅的等离子体蚀刻中，例如使用Cl2、HBr等的气体。然而，这些气体因为腐蚀性高，所以，在等离子体蚀刻装置中，有必要针对腐蚀性气体的对策，从而产生等离子体蚀刻装置的制造成本增大的问题。

[0004] 此外，为了应对近年来的半导体装置的电路图案的细微化，尝试所谓的双图案化(double patterning)的技术。在该双图案化技术中，具有连续地对氧化硅膜、氮化硅膜以及非晶硅膜等进行等离子体蚀刻的工序，并且希望这种等离子体蚀刻在同一个处理腔室内例如在绝缘膜用等离子体蚀刻装置的处理腔室内进行。

[0005] 其中，公知有下述内容，即，作为不会引起环境问题的处理气体，现有技术中公知有CF3I气体，使用该CF3I和HBr和O2的混合气体，利用ICP类型的等离子体蚀刻装置，对多晶硅高熔点金属硅化物(polycide)膜进行蚀刻处理(例如，参照专利文献1)。

[0006] 专利文献1：日本特开平11-214357号公报

[0007] 如上所述，在对硅进行等离子体蚀刻时，因为在现有技术中使用腐蚀性高的气体，所以有必要针对腐蚀性气体的对策，从而产生等离子体蚀刻装置的成本增大的问题。此外，通常在进行硅的等离子体蚀刻时，相对于衬底膜的氧化硅膜等、作为掩模的光致抗蚀剂等要求较高的选择比，并且在进行线与间隔(line and spacer)等的图案的蚀刻时，理所当然地需要垂直保持线部分的侧壁形状，抑制密集配置的部分与稀疏配置的部分的蚀刻状态的偏差。

发明内容

[0008] 因此，本发明是鉴于上述事实而提出的，其目的在于提供一种等离子体蚀刻方法、等离子体蚀刻装置以及计算机存储介质，能够抑制高腐蚀性处理气体的使用，并且精度良好地形成规定形状的图案。

[0009] 为了实现上述目的，本发明的第一方面提供一种等离子体蚀刻方法，其特征在于：该等离子体蚀刻方法通过将图案形成为规定形状的掩模层，利用处理气体的等离子体，对在被处理基板上形成的硅层进行蚀刻，所述处理气体至少含有CF3I气体，以使加速所述等离子体中的离子的自偏压Vdc为200V以下的方式，向载置所述被处理基板的下部电极施加高频电力。

[0010] 第二方面的等离子体蚀刻方法，其特征在于：在第一方面所述的等离子体蚀刻方法中，向所述下部电极施加频率为40MHz以上的高频电力，不向所述下部电极施加频率不足40MHz的高频电力。

[0011] 第三方面的等离子体蚀刻方法，其特征在于：在第一或者第二方面所述的等离子体蚀刻方法中，所述硅层具有由线和间隔形成的蚀刻图案，作为线的宽度与间隔的宽度之比的线的宽度/间隔的宽度为1/1的致密图案和1/10以下的稀疏图案混合存在。

[0012] 第四方面的等离子体蚀刻方法，其特征在于：在利用第一处理气体的等离子体对形成于被处理基板上的由硅以外的材料构成的第一层实施蚀刻的处理腔室内，利用第二处理气体的等离子体对在所述被处理基板上形成的硅层进行蚀刻，其中，所述第二处理气体至少含有CF3I气体，以使加速所述等离子体中的离子的自偏压Vdc为200V以下的方式，向载置所述被处理基板的下部电极施加高频电力。

[0013] 第五方面的等离子体蚀刻方法，其特征在于：在第四方面所述的等离子体蚀刻方法中，向所述下部电极施加频率为40MHz以上的高频电力，不向所述下部电极施加频率不足40MHz的高频电力。

[0014] 第六方面提供一种等离子体蚀刻装置，其特征在于，包括：收容被处理基板的处理腔室；向所述处理腔室内供给处理气体的处理气体供给单元；使从所述处理气体供给单元供给的所述处理气体等离子体化来对所述被处理基板进行处理的等离子体生成单元；和在所述处理腔室内进行控制以进行上述等离子体蚀刻方法的控制部。

[0015] 第七方面提供一种计算机存储介质，存储有在计算机上运行的控制程序，所述控制程序在执行时进行第一方面～第五方面中的任一方面所述的等离子体蚀刻方法。

[0016] 根据本发明，提供一种等离子体蚀刻方法、等离子体蚀刻装置以及计算机存储介质，能够抑制高腐蚀性处理气体的使用，并且精度良好地形成规定形状的图案。

附图说明

[0017] 图1是表示本发明的等离子体蚀刻方法的实施方式所涉及的半导体晶片的截面构成的图。

[0018] 图2是表示本发明实施方式所涉及的等离子体蚀刻装置的简要结构的图。

[0019] 图3是表示实施例与比较例的蚀刻形状的不同的电子显微镜照片。

[0020] 图4是表示实施例与比较例的致密图案部与稀疏图案部的ΔCD的图表。

[0021] 图5是表示实施例与比较例的Vdc和电子密度的图表。

[0022] 标号说明

[0023] 101：硅基板；102：光致抗蚀剂(photoresist)层；103：ARC(反射防止)层；104：多晶硅(polysilicon)层；105：TEOS层

具体实施方式

[0024] 以下，参照附图对本发明的实施方式进行说明。图1是放大表示本实施方式所涉及的等离子体蚀刻方法中的作为被处理基板的半导体晶片的截面构造。此外，图2表示的是本实施方式的等离子体蚀刻装置的结构。首先，参照图2对等离子体蚀刻装置的结构进行说明。

[0025] 等离子体蚀刻装置构成为气体密封(气密)，具有成为电接地电位的处理腔室1。该处理腔室1呈圆筒状，例如由铝等构成。在处理腔室1内设置有水平支撑作为被处理基板的半导体晶片W的、用作下部电极的载置台2。载置台2例如由铝等构成，经由绝缘板3被支撑在导体的支撑台4上。此外，在载置台2的上方的外周设置有聚焦环5。而且，以包围载置台2和支撑台4的周围的方式设置有例如由石英等构成的圆筒状的内壁部件3a。

[0026] 载置台2通过第一匹配器11a与第一RF电源10a链接，此外，通过第二匹配器11b与第二RF电源10b链接。第一RF电源10a为等离子体形成用的电源，能够从该第一RF电源10a向载置台2供给规定频率(40MHz以上例如40MHz)的高频电力。此外，第二RF电源10b为离子引入用的电源，能够从该第二RF电源10b向载置台2供给比从第一RF电源10a供给的电力频率低的、为13.56MHz以下的规定频率(例如13.56MHz)的高频电力。另一方面，在载置台2的上方，以与载置台2平行相对的方式设置有成为接地电位的喷淋头16，载置台2与喷淋头16起到一对电极的作用。

[0027] 在载置台2的上面设置有用于静电吸附半导体晶片W的静电卡盘6。该静电卡盘6构成为在绝缘体6b中间具有电极6a，电极6a与直流电源12链接。通过从直流电源12向电极6a施加直流电压，利用库仑力来吸附半导体晶片W。

[0028] 在支撑台4的内部形成有冷却介质流路4a，冷却介质流路4a与冷却介质入口配管4b、冷却介质出口配管4c连接。通过使适当的冷却介质例如冷却水等在冷却介质流路4a中循环，能够将支撑台4以及载置台2控制在规定的温度。此外，以贯通载置台2等的方式设置有用于向半导体晶片W的背面侧供给氦气等的冷热传递用气体(backside(背侧气体))的背侧气体供给配管30，该背侧气体供给配管30与图未示出的背侧气体供给源连接。通过这些结构，能够将利用静电卡盘6吸附保持在载置台2的上面的半导体晶片W控制在规定的温度。

[0029] 上述喷淋头16被设置在处理腔室1的顶壁部分。喷淋头16具有主体部16a和成为电极板的上部顶板16b，通过支撑部件45被支撑在处理腔室1的上部。主体部16a由导电性部件例如表面经过阳极氧化处理的铝构成，构成为其下部能够自由装卸地支撑上部顶板16b。

[0030] 在主体部16a的内部设置有气体扩散室16c，以位于该气体扩散室16c的下部的方式，在主体部16a的底部设置有多个气体流通孔16d。此外，在上部顶板16b上，以沿着厚度方向贯通该上部顶板16b的方式设置有气体导入孔16e，并且该气体导入孔16e与上述的气体流通孔16d重叠。通过这种结构，供给至气体扩散室16c的处理气体通过气体流通孔16d以及气体导入孔16e而呈喷淋状分散供给在处理腔室1内。其中，在主体部16a上设置有用于使制冷剂循环的图未示出的配管，使得在等离子体蚀刻处理中能够将喷淋头16冷却在规定温度。

[0031] 在上述主体部16a设置有用于向气体扩散室16c导入处理气体的气体导入口16d。该气体导入口16d与气体供给配管15a连接，该气体供给配管15a的另一端与用于供给蚀刻用的处理气体(蚀刻气体)的处理气体供给源15连接。气体供给配管15a从上游侧开始顺次设置有质量流量控制器(MFC)15b以及开关阀V1。从处理气体供给源15经由气体供给配管15a向气体扩散室16c供给作为用于等离子体蚀刻的处理气体的例如至少含有CF3I气体的气体，然后，从该气体扩散室16c经由气体流通孔16d和气体导入孔16e向腔室1内呈喷淋状地分散供给这些气体。

[0032] 以从处理腔室1的侧壁向着喷淋版16的高度位置的更上方延伸的方式设置有圆筒状的接地导体1a。该圆筒状的接地导体1a的上部具有顶壁。

[0033] 在处理腔室1的底部形成有排气口71，该排气口71经由排气管72与排气装置73连接。排气装置73具有真空泵，通过使该真空泵动作能够将处理腔室1内减压至规定的真空度。另一方面，在处理腔室1的侧壁设置有晶片W的搬入搬出口74，在该搬入搬出口74上设置有用于开闭该搬入搬出口74的门阀75。

[0034] 图中的76、77为装卸自如的沉积屏蔽。沉积屏蔽76沿着处理腔室1的内壁面设置，起到防止蚀刻副产物(沉积物)附着在处理腔室1上的作用，在该沉积屏蔽76的与半导体晶片W大致相同的高度位置设置有与地面DC连接的导电性部件(GND块)79，由此能够防止发生异常放电。

[0035] 上述结构的等离子体蚀刻装置，通过控制部60总括地(一并)控制其动作。该控制部60具有CPU并且与控制等离子体蚀刻装置的各部的工序控制器61、用户界面62、存储部63连接。

[0036] 用户界面62由工序管理者为了管理等离子体蚀刻装置进行命令的输入操作的键盘、可视化显示等离子体蚀刻装置的工作状况的显示器等构成。

[0037] 在存储部63中保存有用于通过控制器61的控制实现由等离子体蚀刻装置实施的各种处理的控制程序(软件)、记录有处理条件数据等的方案。根据需要，通过来自用户界面62的指示等从存储部63调出任意的方案并由工序控制器61实施，由此，在工序控制器61的控制下，进行由等离子体蚀刻装置实施的规定处理。此外，控制程序以及处理条件数据等方案可以利用存储在计算机可读取存储介质、例如硬盘、CD、软盘、半导体存储器等中的状态而被利用，或者，也可以从其它的装置例如通过专用线路随时传送进行在线(on line)利用。

[0038] 对于利用这种结构的等离子体蚀刻装置，对在半导体晶片W上形成的多晶硅、非晶硅等的硅实施等离子体蚀刻的顺序进行说明。首先，打开门阀75，利用图未示出的搬送机械等，经由图未示出的负载锁定室，从搬入搬出口74将半导体晶片W搬入到处理腔室1内，并将其载置在载置台2上。然后，使搬送机械向处理腔室1外退出，关闭门阀75。利用排气装置73的真空泵经由排气口71对处理腔室1内进行排气。

[0039] 在处理腔室1内成为规定的真空度后，从处理气体供给源15向处理腔室1内导入规定的处理气体(蚀刻气体)，使处理腔室1内保持在规定的压力，例如3.99Pa(30mTorr)，在该状态下从第一RF电源10a向载置台2供给例如频率为40MHz的高频电力。此外，根据需要，从第二RF电源10b向载置台2供给用于离子引入用的、频率例如为13.56MHz的高频电力(在后述的实施例中没有供给)。此时，从直流电源12向静电卡盘6的电极6a施加规定的直流电压，半导体晶片W通过库仑力而被吸附。

[0040] 此时，如上所述，通过向作为下部电极的载置台2施加高频电力，在作为上部电极的喷淋头16和作为下部电极的载置台2之间形成电场。在半导体晶片W存在的处理空间产生放电，利用由此形成的处理气体的等离子体，对在半导体晶片W上形成的多晶硅、非晶硅等的硅进行蚀刻处理。

[0041] 然后，若上述的蚀刻处理结束，则停止高频电力的供给以及处理气体的供给，并按照与上述顺序相反的顺序，将半导体晶片W从处理腔室1内搬出。

[0042] 接着，参照图1，对本实施方式所涉及的等离子体蚀刻方法进行说明。图1是放大表示作为本实施方式所涉及被处理基板的半导体晶片W的主要构成。如图1(a)所示，在硅基板101的表面形成有被图案化成规定的线和间隔的图案的光致抗蚀剂层102(厚度例如为270nm)，在其下层，以ARC(反射防止膜)层103(厚度例如为60nm)、多晶硅层104(厚度例如为80nm)、TEOS层105(厚度例如为150nm)的顺序从上层侧开始顺次形成有这些层。

[0043] 上述结构的半导体晶片W被收容在图2所示装置的处理腔室1内，被载置于载置台2上，从图1(a)所示的状态开始，以光致抗蚀剂层102作为掩模，首先对ARC层103进行蚀刻，接着对多晶硅层104进行蚀刻，形成线和间隔的图案。

[0044] 实施例的前提，首先，作为以下条件：

[0045] 蚀刻气体：CF4/O2＝250/13sccm

[0046] 压力：3.99Pa(30mTorr)

[0047] 高频电力频率：40MHz(400W)/13.56MHz(0W)

[0048] 温度(上部/侧壁部/载置部)：60/60/30℃

[0049] 背侧氦气压力(中央部/周缘部)：2000/2000Pa，

[0050] 对ARC层103进行40秒的等离子体蚀刻。其中，作为线与间隔的图案，使用混合有线的宽度与间隔的宽度的比(线的宽度/间隔的宽度)为1/1的致密图案、1/2的图案、1/3的图案、1/10的稀疏图案的图案。

[0051] 接着，作为实施例，按照以下条件：

[0052] 蚀刻气体：CF3I/Ar＝100/100sccm

[0053] 压力：3.99Pa(30mTorr)

[0054] 高频电力频率：40MHz(400W)/13.56MHz(0W)

[0055] 温度(上部/侧壁部/载置部)：60/60/30℃

[0056] 背侧氦气压力(中央部/周缘部)：2000/2000Pa，

[0057] 对多晶硅层104进行30秒的等离子体蚀刻。

[0058] 其结果，在频率为13.56MHz的偏置用电力为0W的上述实施例中，如图3的左端部的SEM的截面放大照片所示，线的宽度与间隔的宽度之比(线的宽度/间隔的宽度)在1/1的致密图案、1/2的图案、1/3的图案、1/10的稀疏图案的图案的任一个中，能够蚀刻成侧壁形状为大致垂直的良好的形状。此外，对从ARC层103的蚀刻后的时刻开始的线宽的变化ΔCD进行测定，ΔCD的差最大为5nm(30-25)，得知无论是致密图案部分还是稀疏图案部分均能够同样均匀地被蚀刻。此外，相对于作为衬底层的TEOS层105的选择比(多晶硅的蚀刻率/TEOS的蚀刻率)为20以上，相对于光致抗蚀剂的选择比(多晶硅的蚀刻率/光致抗蚀剂的蚀刻率)大致为8。

[0059] 接着，作为比较例1，在上述实施例中，使比13.56MHz低的频率的高频电力(偏置用电力)为200W，其它条件与实施例相同，对多晶硅层104进行等离子体蚀刻。在图3的中央部显示出该蚀刻后的SEM的截面放大照片。此外，作为实施例2，在上述实施例中，使比13.56MHz低的频率的高频电力(偏置用电力)为500W，并且使蚀刻时间为20秒，其它条件与实施例相同，对多晶硅层104进行等离子体蚀刻。在图3的右端部显示出该蚀刻后的SEM的截面放大照片。

[0060] 如图3所示，在施加有比13.56MHz低的频率的高频电力(偏置用电力)的比较例1、比较例2中，与实施例相比，尤其是在稀疏图案的部分中，侧壁部的形状呈向底部展开的形状(spread toward the bottom)。此外，对从ARC层103的蚀刻后的时刻开始的线宽的变化ΔCD进行测定，在比较例1中ΔCD的差最大为21nm(52-31nm)，在比较例2中，最大为55nm(106-51nm)。在图4中表示出上述ΔCD与低频率的高频电力(LF功率)之间的关系的图表。如同一图所示，若施加低频率的高频电力(LF功率)，则稀疏图案的部分的ΔCD变大，与致密图案的部分的ΔCD之差变大。即，蚀刻形状因致密图案和稀疏图案而不均匀。

[0061] 这是被推测为，若施加13.56MHz以下的较低频率的高频电力(LF功率)，则加速等离子体中的离子的自偏压(selfbias)Vdc变大，在稀疏部分中因溅射导致附着于图案的侧壁部分的附着物的量变多。图5表示的是上述实施例以及比较离1、2中的电子密度与Vdc之间的关系，在实施例中的高频电力的施加状态，即40MHz(400W)/13.56MHz(0W)中，自偏压Vdc为200V以下。与此相对，在比较例1中的高频电力的施加状态，即40MHz(400W)/13.56MHz(200W)中，自偏压Vdc超过200V为300V左右，在比较例2中的高频电力的施加状态，即40MHz(400W)/13.56MHz(500W)中，自偏压Vdc超过200V为500V左右，[0062] 此外，不仅仅是蚀刻形状，相对于作为衬底膜的TEOS层105的选择比(多晶硅的蚀刻率/TEOS的蚀刻率)，与实施例的情况相比，在比较例1、2中有变差的倾向。即，在蚀刻之后，测量衬底的TEOS层105的膜减少量，换算成每单位时间，在实施例中，为7nm/min，与此相对，在比较例1中为36nm/min，在比较例2中为112nm/min。

[0063] 如上所述，作为蚀刻气体使用含有CF3I气体的气体，在进行硅的等离子体蚀刻时，如实施例所示，通过使条件成为向自偏压Vdc为200V以下的载置台2(下部电极)的高频电力的施加条件，能够蚀刻成侧壁形状大致垂直的良好形状，并且无论是致密图案的部分还是稀疏图案的部分均能够同样均匀地进行蚀刻。而且，相对于衬底的TEOS的选择比，相对于光致抗蚀剂的选择比也能够良好地维持。其中，在上述实施例中的高频电力的施加状态中，为40MHz(400W)/13.56MHz(0W)，自偏压Vdc为200V以下，但是，在使用40MHz的高频的情况，有时使向作为下部电极的载置台2的施加电力变高，自偏压Vdc超过200V。因此，在使用40MHz的高频的情况下，向作为下部电极的载置台2的施加电力优选为400W左右。其中，不言而喻，只要在Vdc不超过200V的范围内，可以施加偏置用电压。

[0064] 此外，在上述实施例中，使用CF3I和Ar的混合气体，因为CF3I的腐蚀性不高，所以对于蚀刻装置而言无需进行腐蚀对策，能够在绝缘膜蚀刻用的等离子体蚀刻装置中进行等离子体蚀刻。因此，在双图案化等中，能够在对由硅以外的材料构成的膜，例如SiO2、SiN、SiC、SiCN、W、TiN、Al2O3、Y2O3、HfO2、有机膜等进行离子体蚀刻的相同的处理腔室内进行硅的等离子体蚀刻。

[0065] 如以上所说明的，根据本实施方式，能够抑制高腐蚀性处理气体的使用，并且能够精度良好地形成规定形状的图案。其中，本发明并不局限于上述实施方式以及实施例，能够进行各种变形。例如，等离子体蚀刻装置并不局限于图2所示的平行平板型的下部两频率施加型，也能够使用上下两频率施加型的等离子体蚀刻装置、下部1频率施加型的等离子体蚀刻装置等其它各种等离子体蚀刻装置。此外，作为蚀刻气体，除CF3I和Ar的混合气体之外，还可以使用与其它稀有气体的混合气体、也可以加入有N2、O2等气体。而且，当使用具有腐蚀性的装置时，也能够加入HBr气体、Cl2气体。