在捕获型存储元件中，抑制击穿电流并提高耐压，且增大读出电流。在p型半导体基板(1)上形成有第一栅极层叠构造和第二栅极层叠构造，第一栅极层叠构造由含有捕获层的第一绝缘膜(11)和第一导体(9)构成，第二栅极层叠构造由不含捕获层的、至少在上层含有功函数控制用金属添加绝缘膜层(13)的第二绝缘膜(12)和第二导体(10)构成，夹持第一栅极层叠构造和第二栅极层叠构造而形成源极-漏极区域(2)和源极-漏极区域(3)。第二栅极层叠构造的有效功函数大于第一栅极层叠构造的有效功函数。
至少包括形成在第一导电型半导体基板上的第一栅极层叠构造和第二栅极层叠构造，上述第一栅极层叠构造由第一沟道区域和含有捕获层的第一绝缘膜及第一导体构成，上述第二栅极层叠构造由与第一栅极层叠构造相邻地形成的第二沟道区域和不含捕获层的第二绝缘膜及第二导体构成，夹持上述第一栅极层叠构造和上述第二栅极层叠构造地形成两个源极-漏极区域，上述第二栅极层叠构造的有效功函数比上述第一栅极层叠构造的有效功函数高。
上述第二栅极层叠构造的有效功函数是4.2eV以上。
上述第二栅极层叠构造的有效功函数是4.6eV以上。
4.根据权利要求1至3中任一项所述的半导体装置，其特征在于，
上述第二栅极层叠构造的耐压在第一层叠构造的耐压以上。
上述第二绝缘膜的物理膜厚在上述第一绝缘膜的物理膜厚以上。
上述第二导体的至少导体/第二绝缘膜界面是p型掺杂硅，上述第一导体的至少导体/第一绝缘膜界面是n型掺杂硅，上述第二绝缘膜是氧化硅或氮氧化硅膜，上述第一绝缘膜从沟道区域一侧开始由第一层、第二层构成，上述第一层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅中的任意一种。
上述第二导体的至少导体/第二绝缘膜界面是p型掺杂硅，上述第一导体的至少导体/第一绝缘膜界面是n型掺杂硅，上述第二绝缘膜是氧化硅或氮氧化硅膜，上述第一绝缘膜从沟道区域一侧开始由第一层、第二层、第三层构成，上述第一层及上述第三层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅、氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种。
上述第一导体及第二导体的至少导体/绝缘膜界面是n型掺杂硅，上述第二绝缘膜中添加有金属元素。
上述第二绝缘膜是添加有Hf或Al的氧化硅或氮氧化硅膜，上述第一绝缘膜从沟道区域一侧开始由第一层、第二层构成，上述第一层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅中的任意一种。
10.根据权利要求8所述的半导体装置，其特征在于，
上述第二绝缘膜是添加有Hf或Al的氧化硅或氮氧化硅膜，上述第一绝缘膜从沟道区域一侧开始由第一层、第二层、第三层构成，上述第一层及上述第三层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅、氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种。
11.根据权利要求1所述的半导体装置，其特征在于，
上述第一导体及上述第二导体的至少导体/绝缘膜界面是n型掺杂硅，上述第二绝缘膜的耐压在上述第一绝缘膜的耐压以上。
12.根据权利要求1所述的半导体装置，其特征在于，
上述第一导体及上述第二导体的至少导体/绝缘膜界面是n型掺杂硅，上述第二绝缘膜的介电常数高于上述第一绝缘膜的介电常数。
13.根据权利要求11或12所述的半导体装置，其特征在于，
上述第二绝缘膜是由氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝形成的单层膜，或者是形成氧化硅膜或氮氧化硅膜作为衬底并在其上形成有氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种的双层构造，上述第一绝缘膜从沟道区域一侧开始由第一层、第二层构成，上述第一层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅中的任意一种。
14.根据权利要求11或12所述的半导体装置，其特征在于，
上述第二绝缘膜是由氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝形成的单层膜，或者是形成氧化硅膜或氮氧化硅膜作为衬底并在其上形成有氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种的双层构造，上述第一绝缘膜从沟道区域一侧开始由第一层、第二层、第三层构成，上述第一层及上述第三层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅、氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种。
15.根据权利要求1所述的半导体装置，其特征在于，
上述第二导体的至少导体/第二绝缘膜界面是金属或金属硅化物，上述第一导体的至少导体/第一绝缘膜界面是n型掺杂硅，上述第二绝缘膜是氧化硅或氮氧化硅膜，上述第一绝缘膜从沟道区域一侧开始由第一层、第二层构成，上述第一层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅中的任意一种。
16.根据权利要求1所述的半导体装置，其特征在于，
上述第二导体的至少导体/第二绝缘膜界面是金属或金属硅化物，上述第一导体的至少导体/第一绝缘膜界面是n型掺杂硅，上述第二绝缘膜是氧化硅或氮氧化硅膜，上述第一绝缘膜从沟道区域一侧开始由第一层、第二层、第三层构成，上述第一层及上述第三层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅、氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种。
17.根据权利要求1所述的半导体装置，其特征在于，
上述第二导体的至少导体/第二绝缘膜界面是硅化镍、硅化铂、镍铂硅化物、硅化铱、铂锗、镍锗、铂锗、钼、氮化钛膜、钌中的任意一种。
18.根据权利要求1所述的半导体装置，其特征在于，
上述第二导体的至少第二绝缘膜/导体界面是金属或金属硅化物，上述第一导体的至少第一绝缘膜/导体界面是n型掺杂硅，第二绝缘膜中添加有金属元素。
19.根据权利要求18所述的半导体装置，其特征在于，
上述第二导体的至少第二绝缘膜/导体界面是硅化镍、硅化铂、镍铂硅化物、硅化铱、铂锗、镍锗、铂锗、钼、氮化钛膜、钌中的任意一种，第二绝缘膜是添加有Hf或Al的氧化硅或氮氧化硅膜，上述第一绝缘膜从沟道区域一侧开始由第一层、第二层构成，上述第一层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅中的任意一种。
20.根据权利要求18所述的半导体装置，其特征在于，
上述第二导体的至少第二绝缘膜/导体界面是硅化镍、硅化铂、镍铂硅化物、硅化铱、铂锗、镍锗、铂锗、钼、氮化钛膜、钌中的任意一种，第二绝缘膜是添加有Hf或Al的氧化硅或氮氧化硅膜，上述第一绝缘膜从沟道区域一侧开始由第一层、第二层、第三层构成，上述第一层及上述第三层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅、氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种。
21.根据权利要求1所述的半导体装置，其特征在于，
上述第二导体的至少绝缘膜/导体界面是金属或金属硅化物，上述第一导体的至少绝缘膜/导体界面是n型掺杂硅，上述第二绝缘膜的耐压在上述第一绝缘膜的耐压以上。
22.根据权利要求1所述的半导体装置，其特征在于，
上述第二导体的至少第二绝缘膜/导体界面是金属或金属硅化物，上述第一导体的至少第一绝缘膜/导体界面是n型掺杂硅，上述第二绝缘膜的介电常数高于上述第一绝缘膜的介电常数。
23.根据权利要求21或22所述的半导体装置，其特征在于，
上述第二导体的至少第二绝缘膜/导体界面是硅化镍、硅化铂、镍铂硅化物、硅化铱、铂锗、镍锗、铂锗、钼、氮化钛膜、钌中的任意一种，上述第二绝缘膜是氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种的单层构造，或者是含有氧化硅膜或氮氧化硅膜作为与基板的界面层的双层构造，上述第一绝缘膜从沟道区域一侧开始由第一层、第二层构成，上述第一层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅中的任意一种。
24.根据权利要求21或22所述的半导体装置，其特征在于，
上述第二导体的至少第二绝缘膜/导体界面是硅化镍、硅化铂、镍铂硅化物、硅化铱、铂锗、镍锗、铂锗、钼、氮化钛膜、钌中的任意一种，上述第二绝缘膜是氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种的单层构造，或者是含有氧化硅膜或氮氧化硅膜作为与基板的界面层的双层构造，上述第一绝缘膜从沟道区域一侧开始由第一层、第二层、第三层构成，上述第一层及上述第三层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅、氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种。
25.根据权利要求1所述的半导体装置，其特征在于，
上述第一栅极层叠构造及第二栅极层叠构造的导体的至少绝缘膜/导体界面是不同的金属或金属硅化物，上述第二绝缘膜是氧化硅或氮氧化硅膜，上述第一绝缘膜从沟道区域一侧开始由第一层、第二层构成，上述第一层及上述第三层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅中的任意一种。
26.根据权利要求1所述的半导体装置，其特征在于，
上述第一栅极层叠构造及第二栅极层叠构造的导体的至少绝缘膜/导体界面是不同的金属或金属硅化物，上述第二绝缘膜是氧化硅或氮氧化硅膜，上述第一绝缘膜从沟道区域一侧开始由第一层、第二层、第三层构成，或由第一层、第二层构成，上述第一层及上述第三层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅、氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种。
27.根据权利要求25或26所述的半导体装置，其特征在于，
上述第二导体的至少第二绝缘膜/导体界面是硅化镍、硅化铂、镍铂硅化物、硅化铱、铂锗、镍锗、铂锗、钼、氮化钛膜、钌中的任意一种，第一导体的至少第一绝缘膜/导体界面是氮化锆膜、钽、铝、锆、铪中的任意一种。
28.根据权利要求1所述的半导体装置，其特征在于，
上述第一栅极层叠构造及第二栅极层叠构造的导体的至少绝缘膜/导体界面是不同的金属或金属硅化物，第二绝缘膜中添加有金属元素。
29.根据权利要求28所述的半导体装置，其特征在于，
上述第二导体的至少第二绝缘膜/导体界面是硅化镍、硅化铂、镍铂硅化物、硅化铱、铂锗、镍锗、铂锗、钼、氮化钛膜、钌中的任意一种，第一导体的至少第一绝缘膜/导体界面是氮化锆膜、钽、铝、锆、铪中的任意一种，第二绝缘膜是添加有Hf或Al的氧化硅或氮氧化硅膜，上述第一绝缘膜从沟道区域一侧开始由第一层、第二层构成，上述第一层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅中的任意一种。
30.根据权利要求28所述的半导体装置，其特征在于，
上述第二导体的至少第二绝缘膜/导体界面是硅化镍、硅化铂、镍铂硅化物、硅化铱、铂锗、镍锗、铂锗、钼、氮化钛膜、钌中的任意一种，第一导体的至少第一绝缘膜/导体界面是氮化锆膜、钽、铝、锆、铪中的任意一种，第二绝缘膜是添加有Hf或Al的氧化硅或氮氧化硅膜，上述第一绝缘膜从沟道区域一侧开始由第一层、第二层、第三层构成，上述第一层及上述第三层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅、氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种。
31.根据权利要求1所述的半导体装置，其特征在于，
第一栅极层叠构造及第二栅极层叠构造的导体的至少绝缘膜/导体界面是不同的金属或金属硅化物，第二绝缘膜的耐压在第一绝缘膜的耐压以上。
32.根据权利要求1所述的半导体装置，其特征在于，
第一栅极层叠构造及第二栅极层叠构造的导体的至少绝缘膜/导体界面是不同的金属或金属硅化物，第二栅极层叠构造的绝缘膜的介电常数高于第一栅极层叠构造的绝缘膜的介电常数。
33.根据权利要求31或32所述的半导体装置，其特征在于，
上述第二导体的至少绝缘膜/导体界面是硅化镍、硅化铂、镍铂硅化物、硅化铱、铂锗、镍锗、铂锗、钼、氮化钛膜、钌，第一导体的至少绝缘膜/导体界面是氮化锆膜、钽、铝、锆、铪，上述第二绝缘膜是氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝的单层构造，或者是含有氧化硅膜或氮氧化硅膜作为与基板的界面层的双层构造，上述第一绝缘膜从沟道区域一侧开始由第一层、第二层、第三层构成，上述第一层及上述第三层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅、氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种。
34.根据权利要求1所述的半导体装置，其特征在于，
35.根据权利要求1所述的半导体装置，其特征在于，
包括第一个第二导电型杂质扩散层和第二个第二导电型杂质扩散层，上述第一个第二导电型杂质扩散层和第二个第二导电型杂质扩散层以夹住第一栅极层叠构造和第二栅极层叠构造的方式形成，上述第一个第二导电型杂质扩散层与第一栅极层叠构造接触，上述第二个第二导电型杂质扩散层与第二栅极层叠构造接触。
36.根据权利要求35所述的半导体装置，其特征在于，
和第二个第二导电型杂质扩散层相比，第一个第二导电型杂质扩散层的接合深度深。
37.根据权利要求35或36所述的半导体装置，其特征在于，
第一栅极层叠构造及第二栅极层叠构造以第一个第二导电型杂质扩散层或第二个第二导电型杂质扩散层为轴而对称配置，并在半导体基板上的存储区域内有规则地排列有多个。
38.根据权利要求1所述的半导体装置，其特征在于，
与第二栅极层叠构造相邻地形成有第三栅极层叠构造，第一栅极层叠构造、第二栅极层叠构造及第三栅极层叠构造被第一个第二导电型杂质扩散层及第二个第二导电型杂质扩散层夹住。
39.根据权利要求38所述的半导体装置，其特征在于，
第一栅极层叠构造和第二栅极层叠构造之间及第二栅极层叠构造和第三栅极层叠构造之间夹持有栅极绝缘膜。
40.根据权利要求38或39所述的半导体装置，其特征在于，
第一栅极层叠构造、第二栅极层叠构造、第三栅极层叠构造电连接。
包括第一导电型的半导体基板上形成的由绝缘膜和导体构成的栅极层叠构造，上述栅极层叠构造由含有捕获层的第一区域、有效功函数与第一区域不同且不含捕获层的第二区域构成，和第二区域相比，第一区域的有效功函数高。
42.根据权利要求41所述的半导体装置，其特征在于，
43.根据权利要求42所述的半导体装置，其特征在于，
44.根据权利要求41至43中任一项所述的半导体装置，其特征在于，
45.根据权利要求41所述的半导体装置，其特征在于，
上述第二区域的绝缘膜的物理膜厚在上述第一区域的绝缘膜的物理膜厚以上。
46.根据权利要求41所述的半导体装置，其特征在于，
上述导体的导体/绝缘膜界面附近是n型掺杂硅，第二区域的绝缘膜中添加有金属元素。
47.根据权利要求46所述的半导体装置，其特征在于，
上述第二区域的绝缘膜是添加有Hf或Al的氧化硅或氮氧化硅膜，上述第一区域的绝缘膜从沟道区域一侧开始由第一层、第二层构成，上述第一层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅中的任意一种。
48.根据权利要求46所述的半导体装置，其特征在于，
上述第一区域的绝缘膜是添加有Hf或Al的氧化硅或氮氧化硅膜，上述第二区域的绝缘膜从沟道区域一侧开始由第一层、第二层、第三层构成，上述第一层及上述第三层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅、氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种。
49.根据权利要求41所述的半导体装置，其特征在于，
上述导体的导体/绝缘膜界面附近是n型掺杂硅，上述栅极层叠构造的第二区域的绝缘膜的耐压在第一区域的绝缘膜的耐压以上。
50.根据权利要求41所述的半导体装置，其特征在于，
上述导体的导体/绝缘膜界面附近是n型掺杂硅，上述栅极层叠构造的第二区域的绝缘膜的介电常数高于第一区域的绝缘膜的介电常数。
51.根据权利要求49或50所述的半导体装置，其特征在于，
上述第二区域的绝缘膜是由氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种形成的单层膜，或者是形成氧化硅膜或氮氧化硅膜作为基板并在其上形成有氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种的双层构造，上述第一区域的绝缘膜从沟道区域一侧开始由第一层、第二层、第三层构成，上述第一层及上述第三层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅、氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种。
52.根据权利要求41所述的半导体装置，其特征在于，
上述栅极层叠构造的第二区域的导体的至少绝缘膜/导体界面附近是金属或金属硅化物，第一区域的导体的至少绝缘膜/导体界面附近是n型掺杂硅，第二区域的绝缘膜是氧化硅或氮氧化硅膜，第一区域的绝缘膜从沟道区域一侧开始由第一层、第二层构成，上述第一层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅中的任意一种。
53.根据权利要求41所述的半导体装置，其特征在于，
上述栅极层叠构造的第二区域的导体的至少绝缘膜/导体界面附近是金属或金属硅化物，第一区域的导体的至少绝缘膜/导体界面附近是n型掺杂硅，第二区域的绝缘膜是氧化硅或氮氧化硅膜，第一区域的绝缘膜从沟道区域一侧开始由第一层、第二层、第三层构成，上述第一层及上述第三层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅、氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种。
54.根据权利要求52或53所述的半导体装置，其特征在于，
上述栅极层叠构造的第二区域的导体的至少绝缘膜/导体界面是硅化镍、硅化铂、镍铂硅化物、硅化铱、铂锗、镍锗、铂锗、钼、氮化钛膜、钌中的任意一种。
55.根据权利要求41所述的半导体装置，其特征在于，
上述栅极层叠构造的第二区域的导体的至少绝缘膜/导体界面是金属或金属硅化物，第一区域的导体的至少绝缘膜/导体界面是n型掺杂硅，上述第二区域的绝缘膜中添加有金属元素。
56.根据权利要求55所述的半导体装置，其特征在于，
上述栅极层叠构造的第二区域的导体的至少绝缘膜/导体界面是硅化镍、硅化铂、镍铂硅化物、硅化铱、铂锗、镍锗、铂锗、钼、氮化钛膜、钌中的任意一种，第二区域的绝缘膜是添加有Hf或Al的氧化硅或氮氧化硅膜，第一区域的绝缘膜从沟道区域一侧开始由第一层、第二层构成，上述第一层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅中的任意一种。
57.根据权利要求55所述的半导体装置，其特征在于，
上述栅极层叠构造的第二区域的导体的至少绝缘膜/导体界面是硅化镍、硅化铂、镍铂硅化物、硅化铱、铂锗、镍锗、铂锗、钼、氮化钛膜、钌中的任意一种，第二区域的绝缘膜是添加有Hf或Al的氧化硅或氮氧化硅膜，第一区域的绝缘膜从沟道区域一侧开始由第一层、第二层、第三层构成，上述第一层及上述第三层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅、氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种。
58.根据权利要求41所述的半导体装置，其特征在于，
上述栅极层叠构造的第二区域的导体的至少绝缘膜/导体界面是金属或金属硅化物，第一区域的导体的至少绝缘膜/导体界面是n型掺杂硅，第二区域的绝缘膜的耐压在第一区域的绝缘膜的耐压以上。
59.根据权利要求41所述的半导体装置，其特征在于，
上述栅极层叠构造的第二区域的导体的至少绝缘膜/导体界面是金属或金属硅化物，第一区域的导体的至少绝缘膜/导体界面是n型掺杂硅，第二区域的绝缘膜的介电常数高于第一区域的绝缘膜的介电常数。
60.根据权利要求58或59所述的半导体装置，其特征在于，
上述栅极层叠构造的第二区域的导体的至少绝缘膜/导体界面是硅化镍、硅化铂、镍铂硅化物、硅化铱、铂锗、镍锗、铂锗、钼、氮化钛膜、钌中的任意一种，第二区域的绝缘膜是由氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种形成的单层膜，或者是形成氧化硅膜或氮氧化硅膜作为与基板的界面层并在其上形成由氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种的双层膜，第一区域的绝缘膜从沟道区域一侧开始由第一层、第二层构成，上述第一层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅、氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种。
61.根据权利要求58或59所述的半导体装置，其特征在于，
上述栅极层叠构造的第二区域的导体的至少绝缘膜/导体界面是硅化镍、硅化铂、镍铂硅化物、硅化铱、铂锗、镍锗、铂锗、钼、氮化钛膜、钌中的任意一种，第二区域的绝缘膜是由氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种形成的单层膜，或者是形成氧化硅膜或氮氧化硅膜作为与基板的界面层并在其上形成有氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种的双层膜，第一区域的绝缘膜从沟道区域一侧开始由第一层、第二层、第三层构成，上述第一层及上述第三层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅、氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种。
62.根据权利要求41所述的半导体装置，其特征在于，
上述栅极层叠膜的第一区域的导体及第二区域的导体的至少绝缘膜/导体界面是不同的金属或金属硅化物，第二区域的绝缘膜是氧化硅或氮氧化硅膜，上述第一区域的绝缘膜从沟道区域一侧开始由第一层、第二层构成，上述第一层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅中的任意一种。
63.根据权利要求41所述的半导体装置，其特征在于，
上述栅极层叠膜的第一区域的导体及第二区域的导体的至少绝缘膜/导体界面是不同的金属或金属硅化物，第二区域的绝缘膜是氧化硅或氮氧化硅膜，上述第一区域的绝缘膜从沟道区域一侧开始由第一层、第二层、第三层构成，上述第一层及上述第三层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅、氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种。
64.根据权利要求62或63所述的半导体装置，其特征在于，
上述栅极层叠构造的第二区域的导体的至少绝缘膜/导体界面是硅化镍、硅化铂、镍铂硅化物、硅化铱、铂锗、镍锗、铂锗、钼、氮化钛膜、钌中的任意一种，第一区域的导体的至少绝缘膜/导体界面是氮化锆膜、钽、铝、锆、铪中的任意一种。
65.根据权利要求41所述的半导体装置，其特征在于，
上述栅极层叠构造的第一区域的导体及第二区域的导体的至少绝缘膜/导体界面是不同的金属或金属硅化物，第二区域的绝缘膜中添加有金属元素。
66.根据权利要求65所述的半导体装置，其特征在于，
上述第二区域的导体的至少绝缘膜/导体界面是硅化镍、硅化铂、镍铂硅化物、硅化铱、铂锗、镍锗、铂锗、钼、氮化钛膜、钌中的任意一种，第一区域的导体的至少绝缘膜/导体界面是氮化锆膜、钽、铝、锆、铪中的任意一种，第二区域的绝缘膜是添加有Hf或Al的氧化硅或氮氧化硅膜，第一区域的绝缘膜从沟道区域一侧开始由第一层、第二层构成，上述第一层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅中的任意一种。
67.根据权利要求65所述的半导体装置，其特征在于，
上述第二区域的导体的至少绝缘膜/导体界面是硅化镍、硅化铂、镍铂硅化物、硅化铱、铂锗、镍锗、铂锗、钼、氮化钛膜、钌中的任意一种，第一区域的导体的至少绝缘膜/导体界面是氮化锆膜、钽、铝、锆、铪中的任意一种，第二区域的绝缘膜是添加有Hf或Al的氧化硅或氮氧化硅膜，第一区域的绝缘膜从沟道区域一侧开始由第一层、第二层、第三层构成，上述第一层及上述第三层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅、氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种。
68.根据权利要求41所述的半导体装置，其特征在于，
上述栅极层叠构造的第一区域的导体及第二区域的导体的至少绝缘膜/导体界面是不同的金属或金属硅化物，第二区域的绝缘膜的耐压在第一绝缘膜的耐压以上。
69.根据权利要求41所述的半导体装置，其特征在于，
上述栅极层叠构造的第一区域的导体及第二区域的导体的至少绝缘膜/导体界面是不同的金属或金属硅化物，第二区域的绝缘膜的介电常数高于第一区域的绝缘膜的介电常数。
70.根据权利要求68或69所述的半导体装置，其特征在于，
上述栅极层叠构造的第二区域的导体的至少绝缘膜/导体界面是硅化镍、硅化铂、镍铂硅化物、硅化铱、铂锗、镍锗、铂锗、钼、氮化钛膜、钌，第一区域的导体的至少绝缘膜/导体界面是氮化锆膜、钽、铝、锆、铪，第二区域的绝缘膜是由氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝形成的单层膜，或者是形成氧化硅膜及氮氧化硅膜作为与基板的界面层并在其上形成有氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝的双层构造，上述第一绝缘膜从沟道区域一侧开始由第一层、第二层构成，上述第一层是氧化硅或氮氧化硅，上述第二层是氮化硅或氮氧化硅中的任意一种。
71.根据权利要求68或69所述的半导体装置，其特征在于，
上述栅极层叠构造的第二区域的导体的至少绝缘膜/导体界面是硅化镍、硅化铂、镍铂硅化物、硅化铱、铂锗、镍锗、铂锗、钼、氮化钛膜、钌，第一区域的导体的至少绝缘膜/导体界面是氮化锆膜、钽、铝、锆、铪，第二区域的绝缘膜是由氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝形成的单层膜，或者是形成氧化硅膜或氮氧化硅膜作为与基板的界面层并在其上形成有氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝的双层构造，上述第一绝缘膜从沟道区域一侧开始由第一层、第二层、第三层构成，上述第一层及上述第三层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅、氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种。
72.根据权利要求41所述的半导体装置，其特征在于，
包括第一个第二导电型杂质扩散层和第二个第二导电型杂质扩散层，上述第一个第二导电型杂质扩散层和第二个第二导电型杂质扩散层以夹住栅极层叠构造的方式形成，上述第一个第二导电型杂质扩散层与栅极层叠构造的第一区域接触，上述第二个第二导电型杂质扩散层与栅极层叠构造的第二区域接触。
73.根据权利要求72所述的半导体装置，其特征在于，
和第二个第二导电型杂质扩散层相比，第一个第二导电型杂质扩散层的接合深度深。
半导体装置
技术领域
[0001] 本发明涉及到一种半导体装置及其制造技术，尤其涉及到一种适用于可重写的非易失性半导体存储装置的有效技术。
背景技术
[0002] 为了充分说明和本发明相关的现有技术水平，将本申请中引用或特定的专利、专利申请、专利公报、科学论文等全部进行参照并引用其全部说明。
[0003] 在0.13μm级的FLASH存储器的细微化中，使用Floating Gate(FG：浮栅)型的单元面积缩小、绝缘膜的薄膜化成为主流。但在90nm级别之后，从确保保存特性的观点出发，绝缘膜的薄膜化变得困难，因此电荷存储层中利用绝缘膜中的捕获层的捕获型存储器引起人们注意。
[0004] 作为捕获型非易失性存储器单元之一，由含有电荷存储层并用于信息存储的第一晶体管部、及选择第一晶体管部的第二晶体管部构成的构造公开在专利文献1中。图1表示专利文献1公开的现有构造。其包括：MOS型第一晶体管部，其由半导体基板1上含有捕获层的绝缘膜4、及作为存储导体而使用的导体5构成；MOS型第二晶体管部，由绝缘膜7、及作为控制导体而使用的导体8构成。此外，MOS是起到绝缘栅极场效应的晶体管构造的总称。并且，含有捕获层的绝缘膜4使用硅氧化膜/硅氮化膜/硅氮化膜的三层构造，导体5使用添加了n型杂质的硅，绝缘膜7使用硅氧化膜，导体8使用添加了n型杂质的硅。第一晶体管部和第二晶体管部通过电极间绝缘膜6分离，第一晶体管部用于信息存储部，第二晶体管部用于选择第一晶体管部。其中，现有构造的特征在于：使第二晶体管部的耐压(Withstanding voltage)低于第一晶体管部的耐压，即，和含有捕获层的绝缘膜4的膜厚相比，使绝缘膜7的膜厚较薄。在数据读出动作中，使非易失性存储单元的第二晶体管部为导通状态时，根据电流是否根据第一晶体管部的阈值电压状态而流动，存储信息读出到位线。第二晶体管部的栅极氧化膜比第一晶体管部薄，并且栅极耐压也低，所以和使存储保存用MOS晶体管部和选择用MOS晶体管部两者为高耐压时相比，能够以比选择用MOS晶体管低的栅极电压获得较大的跨导(电流驱动能力)，有助于读出速度的高速化。其中，第一晶体管部的阈值越低，越能够以低压增大读出电流，但第二晶体管部的阈值从抑制击穿电流的角度出发具有下限，需要设定得较高些。即，第二晶体管部的阈值肯定大于第一晶体管部的阈值。
[0005] 现有构造中，这些阈值的设定是通过调整第一晶体管部沟道区域14和第二晶体管部沟道区域15的杂质浓度来进行。和含有捕获层的绝缘膜4的膜厚相比，绝缘膜7的膜厚较薄，因此和绝缘膜7的膜厚比绝缘膜4的膜厚厚时相比，需要提高沟道区域15的杂质浓度。杂质浓度越高，沟道中的载体的杂质散射增加，移动度降低，因此即使使绝缘膜7薄膜化，但跨导下降，存在无法获得本来期待的效果的问题。并且，现有构造的其他问题是：第一晶体管部和第二晶体管部之间有间隙，所以出现沟道区域的电位间隙，进一步降低读出电流。
[0006] 并且存在以下问题：第二晶体管部的耐压低，无法施加高压，因此无法使第一晶体管部和第二晶体管部通用电极。
[0007] 专利文献1：国际公开WO2003/012878
发明内容
[0008] 本发明是鉴于以上情况而作出，主要课题在于解决上述各种问题。
[0009] 本发明的一种半导体装置的特征在于，至少包括：由含有电荷存储层的第一绝缘膜及第一导体构成的第一晶体管部；和由不含电荷存储层的第二绝缘膜及第二导体构成的第一晶体管部，第二晶体管部的有效功函数大于第一晶体管部的有效功函数。其中，有效功函数不表示第一导体材料及第二导体材料本身的功函数，而表示设各绝缘膜和导体的组合中电测定的平带电压为VFB、上述有效功函数为eW、硅基板的功函数为φS时，通过eW＝VFB+φS获得的值。此外，第二晶体管部的有效功函数优选为4.2eV以上，进一步优选为4.6eV以上。
[0010] 在设硅基板的费米电位和固有电位的差为ФB、沟道浓度为Na、硅的介电常数为εSi、元电荷为q时，晶体管的阈值(VT)为VT＝VTB+2ФB+(4εSiqNaФB)^(1/2)/Cox。在本发明的半导体装置中，以第二晶体管部的有效功函数大于第一晶体管部的方式选择绝缘体和导体的组合，因此即使第一晶体管部和第二晶体管部的沟道区域的杂质浓度相等，第二晶体管部的阈值也较高。并且，使第二晶体管部的有效功函数为4.2eV以上时，和第二绝缘膜使用了硅氧化膜、向第二导体添加n型杂质的硅的现有构造相比，有效功函数变高。因此，即使沟道区域的杂质浓度较低，也能够获得所需的阈值。当第二晶体管部的沟道区域的杂质浓度较低时，在第二晶体管部的沟道区域内流动的载体(电子)的杂质散射成分减少，移动度上升。因此，即使第二绝缘膜的膜厚较厚，也能够获得较高的跨导。
[0011] 并且，作为辅助效果，由于降低了第一晶体管部及第二晶体管部两者的沟道区域的杂质浓度，因此能够减少在第一晶体管部及第二晶体管部之间出现的势垒的影响。因此能够增加读出电流。
[0012] 在本发明的半导体装置中，第二绝缘膜的厚度不必变薄。即，整体的耐压不受第一晶体管部的耐压的限制，所以能够使第一晶体管部和第二晶体管部通用电极。
[0013] 并且，进一步加强通用电极化，消除第一晶体管部和第二晶体管部的边界，在一个电极中形成含有捕获层且有效功函数较低的区域、及不含捕获层且有效功函数较高的区域时，第一晶体管部和第二晶体管部之间的间隙完全消失，能够进一步增大读出电流。
[0014] 通过使用本发明，能够实现一种耐压强且读取电流高的非易失性半导体存储装置。
附图说明
[0015] 图1是非易失性存储装置的现有构造的剖视图。
[0016] 图2是用于说明本发明的非易失性存储装置的第一实施方式的剖视图。
[0017] 图3是用于说明本发明的效果的图。
[0018] 图4是本发明的第一实施方式的制造方法说明图。
[0019] 图5是实施例1的剖视图。
[0020] 图6是实施例2的剖视图。
[0021] 图7是实施例3的剖视图。
[0022] 图8是实施例4的剖视图。
[0023] 图9是本发明的第二实施方式的剖视图。
[0024] 图10是本发明的第二实施方式的制造方法。
[0025] 图11是实施例5的剖视图。
[0026] 图12是实施例6的剖视图。
[0027] 图13是实施例7的剖视图。
[0028] 标号说明
[0029] 1 半导体基板
[0030] 2 源极-漏极
[0031] 3 源极-漏极
[0032] 4 捕获绝缘膜
[0033] 5 存储导体(MG)
[0034] 6 电极间绝缘膜
[0035] 7 绝缘膜
[0036] 8 控制导体(CG)
[0037] 9 第一导体(n型掺杂硅)
[0038] 10 第二导体(n型掺杂硅)
[0039] 11 第一绝缘膜(不含捕获层)
[0040] 12 第二绝缘膜(含有捕获层)
[0041] 13 功函数控制用金属添加绝缘膜
[0042] 15 n型掺杂硅
[0043] 16 p型掺杂硅
[0044] 17 高介电常数绝缘膜
[0045] 18 导体中的功函数控制用的金属或金属硅化物层
[0046] 19 导体中的功函数控制用的金属或金属硅化物层
[0047] 20 导体中的第一区域
[0048] 21 导体中的第二区域
[0049] 22 电极间间隙
具体实施方式
[0050] 以下参照附图详细说明本发明的优选实施方式，可实现一种读出电流高、耐压优秀的捕获型(Trap type)非易失性半导体存储装置。
[0051] (第一实施方式)
[0052] 以下参照附图说明本发明的实施方式。图2是用于说明本发明的非易失性存储装置的第一实施方式的剖视图。p型半导体基板1上形成有：第一栅极层叠构造，由含有捕获层的第一绝缘膜11和第一导体9构成；第二栅极层叠构造，由不含捕获层的第二绝缘膜12和第二导体10构成，其中，夹持第一栅极层叠构造和第二栅极层叠构造地形成源极-漏极区域2和源极-漏极区域3，从而成为一个存储单元。并且，第一栅极层叠构造和第二栅极层叠构造之间，形成有电极间绝缘膜6。电荷存储层较近的源极-漏极区域3的扩散层深度提高热电子的电子注入效率，因此越深越好，源极-漏极区域2抑制存储单元的短沟道效应，因此越浅越好。所以优选：和源极-漏极区域2的扩散层深度相比，源极-漏极区域3的扩散层深度较深。并且，使相邻的存储单元以源极-漏极区域2或源极-漏极区域3为轴而对称配置，在存储区域上规则地排列多个，从而可使相邻的单元的源极-漏极通用，有助于芯片的小型。
[0053] 本发明的特征在于，第二栅极层叠构造的有效功函数大于第一栅极层叠构造的有效功函数。优选第二栅极层叠构造的有效功函数是4.2eV以上，进一步优选是4.6eV以上。其中，有效功函数不表示第一导体材料及第二导体材料本身的功函数，而表示设各绝缘膜和导体的组合中电测定的平带(Flat band)电压为VFB、上述有效功函数为eW、硅基板的功函数为φS时，通过eW＝VFB+φS获得的值。此外，含有捕获层的第一绝缘膜11的有效功函数表示第二绝缘膜11未存储电荷的中性状态下的值。
[0054] 在本发明的实施方式中，第一导体9及第二导体10使用n型掺杂硅，且优选第二绝缘膜12的至少表面层上使用添加了功函数控制用金属的绝缘膜13。具体而言，优选如下构造：绝缘膜13使用添加了Hf或Al的氧化硅或氮氧化硅膜，第一绝缘膜11中，从沟道区域一侧开始由第一、第二、第三层构成，上述第一层及上述第三层是氧化硅或氮氧化硅，上述第二层使用氮化硅、氮氧化硅、氧化铝、硅酸铪、氧化硅酸铪(hafnium oxide silicate)、硅酸铝、氧化硅酸铝(aluminum oxidesilicate)中的任意一种。或者优选如下构造：绝缘膜13使用添加了Hf或Al的氧化硅或氮氧化硅膜，上述第一绝缘膜11从沟道区域一侧开始由第一、第二层构成，上述第一层是氧化硅或氮氧化硅，上述第二层使用氮化硅、氮氧化硅的任意一种。通过使用上述构造，可使第一栅极层叠构造的有效功函数小于4.2eV，使第二栅极层叠构造的有效功函数为4.2eV以上。
[0055] 在本发明中，电荷到含有捕获层的绝缘膜11的写入如下进行：向第一导体9、第二导体10、及源极-漏极区域3施加正的电压，注入热电子。并且，读出如下进行：向第一导体9、第二导体10、及源极-漏极2施加正的电压，从源极-漏极3向源极-漏极2注入电子。此时，含有捕获层的绝缘膜12中存储了电荷时，栅极层叠构造1的阈值上升，因此读出电流减少。
[0056] 在设硅基板的费米电位和固有电位(True potential)的差为ФB、沟道浓度为Na、硅的介电常数为εSi、元电荷为q时，晶体管的阈值(VT)为VT＝VFB+2ФB+(4εSiqNaФB)^(1/2)/Cox。在本发明的半导体装置中，第二栅极层叠部的有效功函数大于第一栅极层叠部，因此即使第一栅极层叠部的沟道区域的杂质浓度和第二栅极层叠部的沟道区域的杂质浓度相等，第二栅极层叠部的阈值也较高，可使用第二栅极层叠部抑制击穿。并且，由于第二栅极层叠部的有效功函数为4.2eV以上，因此和第二绝缘膜使用硅氧化膜、且向第二导体添加n型杂质的硅的现有构造相比，有效功函数变高。因此，沟道区域的杂质浓度较低，也可获得可抑制击穿的高的阈值。如本发明所示，当第二栅极层叠部的沟道区域的杂质浓度较低时，在第二栅极层叠部的沟道区域内流动的载体(电子)的杂质散射成分减少，移动度上升。因此，即使第二绝缘膜的膜厚较厚，也可获得较高的跨导(Transconductance)。并且，当第二栅极层叠部的有效功函数为4.6eV以上时，可进一步降低第二栅极层叠部沟道区域的杂质浓度，移动度增大效果也变大。
[0057] 并且，作为辅助效果，由于降低了第一栅极层叠部及第二栅极层叠部两者的沟道区域的杂质浓度，因此如图3所示，可减少在第一栅极层叠部及第二栅极层叠部之间出现的电极间间隙22所引起的电子感受到的势垒。因此可进一步增大读出电流。
[0058] 在本发明的半导体装置中，第二绝缘膜的厚度不必变薄，因此优选使第二栅极层叠构造的耐压在第一栅极层叠构造的耐压以上。换言之，通过使第二绝缘膜12的物理膜厚为上述第一绝缘膜11的物理膜厚以上，可获得较高的可靠性。并且，整体的耐压不受第一晶体管部的耐压的限制，所以可使第一晶体管部和第二晶体管部通用电极，缩小包括周边电路在内的非易失性半导体芯片整体的面积。
[0059] 接着参照图4说明本发明的非易失性半导体存储装置的制造方法。
[0060] 首先，如图4(a)所示，在硅基板1前表面沉积至少在表面层中含有添加了Hf或Al的氧化硅13的第二绝缘膜12及栅极导体10。栅极导体10优选是n型掺杂硅。
[0061] 接着如图4(b)所示，使用成图(patterning)的抗蚀剂掩模，干式蚀刻上述栅极导体10及第二绝缘膜12，做成第二栅极层叠构造。干式蚀刻后去除成图的抗蚀剂掩模。进一步，沉积CVD(Chemical VaporDeposition：化学汽相沉积)氧化膜6，仅残留第二栅极层叠部的一侧，进行回蚀(Etched back)。
[0062] 接着如图4(c)所示，沉积含有捕获层的第一栅极绝缘膜11及第一栅极导体9，使用成图的抗蚀剂掩模，干式蚀刻含有捕获层的绝缘膜11及第一栅极导体10，做成第一栅极层叠构造。干式蚀刻后，通过湿式蚀刻去除上述成图的抗蚀剂掩模。此外，作为第一栅极绝缘膜11优选硅氧化膜/硅氮化膜/硅氧化膜的3层构造，第一导体优选添加了n型杂质的硅。
[0063] 最后以夹持第一栅极层叠构造及第二栅极层叠构造的方式形成源极-漏极区域2、3。
[0064] 如上所述，可实现耐压强、且读取电流高的本发明的非易失性半导体存储装置。并且，在本实施方式中，记述了两个相邻的栅极层叠构造，也可在第二栅极层叠构造的另一侧面形成第三栅极层叠构造，用作控制栅极或其他存储栅极。此时，在第一、第二及第三栅极层叠构造之间夹持绝缘膜，从而可独立控制各栅极层叠构造，相反通过电连接可减小含有周边电路的非易失性半导体芯片整体的面积。
[0065] (第二实施方式)
[0066] 以下参照附图说明本发明的第二实施方式。图9是用于说明本发明的非易失性存储装置的第一实施方式的剖视图。
[0067] p型半导体基板1上包括由绝缘膜11、12、13和导体10构成的栅极层叠构造，上述栅极层叠构造形成：含有捕获层的第一区域20；第二区域21，其有效功函数与第一区域不同，且不含捕获层。并且还夹持栅极层叠构造地形成源极-漏极区域2和源极-漏极区域3。电荷存储层较近的源极-漏极区域3的扩散层深度提高热电子的电子注入效率，因此越深越好，源极-漏极区域2抑制存储单元的短沟道效应，因此越浅越好。所以优选：和源极-漏极区域2的扩散层深度相比，源极-漏极区域3的扩散层深度较深。并且，使相邻的存储单元以源极-漏极区域2或源极-漏极区域3为轴而对称配置，在存储区域上规则地排列多个，从而可使相邻的单元的源极-漏极通用，有助于芯片的小型。
[0068] 本发明的特征在于，一个导体内有两个区域，并且，和第一区域相比，第二区域的有效功函数较高。优选第二区域的有效功函数为4.2eV以上，进一步优选为4.6eV以上。
[0069] 此外，这里的有效功函数表示作为第一区域及第二区域各自的区域分离并独立的栅极而测定的值。并且，第一区域的有效功函数表示第一绝缘膜11未存储电荷的中性状态下的值。
[0070] 在本发明的实施方式中，优选上述导体的导体10/绝缘膜界面附近是n型掺杂硅，并使用第二区域21的绝缘膜12的上层添加了金属元素的氧化硅13。具体而言优选如下构造：上述第二区域的绝缘膜13是添加了Hf或Al的氧化硅或氮氧化硅膜，上述第一区域的绝缘膜11从沟道区域一侧开始由第一、第二层构成，上述第一层是氧化硅或氮氧化硅，上述第二层使用氮化硅、氮氧化硅中的任意一种。或者，上述第一区域的绝缘膜13是添加了Hf或Al的氧化硅或氮氧化硅膜，上述第二区域的绝缘膜11从沟道区域一侧开始由第一、第二、第三层构成，上述第一层及上述第三层是氧化硅或氮氧化硅，上述第二层使用氮化硅、氮氧化硅、氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种。
[0071] 通过使用上述构造，可使第一区域20的有效功函数小于4.2eV，使第二区域21的有效功函数为4.2eV以上。
[0072] 在本发明中，电荷到含有捕获层的绝缘膜11的写入如下进行：向导体10、及源极-漏极3施加正的电压，注入热电子。并且，读出如下进行：向导体10、及源极-漏极2施加正的电压，从源极-漏极3向源极-漏极2注入电子。此时，含有捕获层的绝缘膜12中存储了电荷时，栅极层叠构造1的阈值上升，因此读出电流减少。
[0073] 在设硅基板的费米电位和固有电位的差为ФB、沟道浓度为Na、硅的介电常数为εSi、元电荷为q时，晶体管的阈值(VT)为VT＝VFB+2ФB+(4εSiqNaФB)^(1/2)/Cox。在本发明的半导体装置中，第二区域21的有效功函数大于第一区域20，因此即使第一区域20的沟道区域的杂质浓度和第二区域21的沟道区域的杂质浓度相等，第二区域的阈值也较高，可使用第二区域抑制击穿。并且，由于第二区域的有效功函数为4.2eV以上，和第二绝缘膜12使用硅氧化膜、且向第二导体添加n型杂质的硅的现有构造相比，有效功函数变高。因此，沟道区域的杂质浓度即使较低，也可获得可抑制击穿的高的阈值。如本发明所示，当第二区域21的沟道区域的杂质浓度较低时，在第二区域21的沟道区域内流动的载体(电子)的杂质散射成分减少，移动度上升。因此，即使第二绝缘膜12的膜厚较厚，也可获得较高的跨导。并且，当第二栅极层叠部的有效功函数为4.6eV以上时，可进一步降低第二区域
21的沟道区域的杂质浓度，移动度增大效果也变大。
[0074] 并且，使用本构造时，由于第一区域20和第二区域21之间没有间隙，因此不存在现有构造及第一实施方式所示的栅极层叠构造之间的间隙，可进一步获得高的读出电流。
[0075] 在本发明的半导体装置中，第二区域的绝缘膜12的厚度不必变薄，因此优选使第二区域的耐压在第一栅极层叠构造的耐压以上。换言之，通过使第二区域的绝缘膜12的物理膜厚为上述第一区域的绝缘膜11的物理膜厚以上，可获得较高的可靠性。
[0076] 接着，参照图10说明本发明的非易失性半导体存储装置的制造方法。
[0077] 首先，如图10(a)所示，在硅基板1整个面上沉积至少表面层中含有添加了Hf或Al的氧化硅层13的第二区域的绝缘膜12。
[0078] 接着，如图10(b)所示，使用成图的抗蚀剂掩模，蚀刻去除添加了上述Hf或Al的氧化硅层13及第二区域的绝缘膜12。蚀刻时使用氟酸。蚀刻去除后，去除成图的抗蚀剂掩模。
[0079] 接着如图10(c)所示，整个面上沉积含有捕获层的第一区域的绝缘膜11，使用成图的抗蚀剂掩模，蚀刻去除添加了上述Hf或Al的氧化硅13上的第一绝缘膜11。蚀刻时使用相对于第一绝缘膜11而言选择性高的干式蚀刻条件，以使添加了Hf或Al的氧化硅13不受损伤。蚀刻后，去除成图的抗蚀剂掩模。其中，作为第一栅极绝缘膜11，优选硅氧化膜/氮化硅膜/硅氧化膜的三层构造。
[0080] 接着，如图10(d)所示，在晶片整个面上沉积导体10，使用成图的抗蚀剂掩模和干式蚀刻加工为栅极形状。蚀刻后，去除成图的抗蚀剂掩模。其中，优选导体使用添加了n型杂质的硅。
[0081] 最后，如图10(e)所示，以夹持第一栅极层叠构造及第二栅极层叠构造的方式形成源极-漏极区域2、3。
[0082] 如上所述，可实现耐压强、且读取电流高的本发明的非易失性半导体存储装置。
[0083] 实施例1
[0084] 图5表示第一实施例。在p型半导体基板1上形成：第一栅极层叠构造，由含有捕获层的第一绝缘膜11、及第一导体15构成；第二栅极层叠构造，由不含捕获层的第一绝缘膜12、及第二导体16构成，其中，夹持第一层叠构造层和第二层叠构造层而形成源极-漏极区域2和源极-漏极区域3。并且，在第一栅极层叠构造和第二栅极层叠构造之间形成电极间绝缘膜6。本实施例的特征在于，第一导体15使用n型掺杂硅，第二导体16使用p型掺杂硅。
[0085] 上述第二导体11的至少导体/第二绝缘膜12的界面是p型掺杂硅，上述第一导体15的至少导体/第一绝缘膜11的界面是n型掺杂硅，上述第二绝缘膜12是氧化硅或氮氧化硅膜，上述第一绝缘膜11从沟道区域一侧开始由第一、第二层构成，上述第一层是氧化硅或氮氧化硅，上述第二层使用氮化硅、氮氧化硅的任意一种。
[0086] 或者是如下构造：上述第二导体16的至少导体/第二绝缘膜12的界面是p型掺杂硅，上述第一导体15的至少导体/第一绝缘膜11的界面是n型掺杂硅，上述第二绝缘膜12是氧化硅或氮氧化硅膜，上述第一绝缘膜11从沟道区域一侧开始由第一、第二、第三层构成，上述第一层及上述第三层是氧化硅或氮氧化硅，上述第二层使用氮化硅、氮氧化硅、氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种。
[0087] 通过使用上述构造，第二栅极层叠构造的有效功函数大于第一栅极层叠构造的有效功函数，且可使第二栅极层叠部的有效功函数为4.6eV以上。因此，即使大幅降低第二栅极层叠部的沟道区域的杂质浓度，也可抑制击穿，可抑制移动度的增大和栅极层叠部间的间隙。通过这些效果，可大幅增大读出电流。
[0088] 实施例2
[0089] 图6表示第二实施例。在p型半导体基板1上形成：第一栅极层叠构造，由含有捕获层的第一绝缘膜11、及第一导体9构成；第二栅极层叠构造，由不含捕获层的高介电常数绝缘膜17、及第二导体10构成，其中，夹持第一层叠构造层和第二层叠构造层而形成源极-漏极区域2和源极-漏极区域3。并且，在第一栅极层叠构造和第二栅极层叠构造之间形成电极间绝缘膜6。本实施例的特征在于，第一导体15和第二导体16使用n型掺杂硅，第二栅极层叠构造使用高介电常数的绝缘膜。
[0090] 此外，优选上述第二绝缘膜12的介电常数大于上述第一绝缘膜11的介电常数，换言之，优选上述第二绝缘膜12的耐压在上述第一绝缘膜11的耐压以上。
[0091] 具体而言，上述第二绝缘膜17是由氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝形成的单层膜，或是形成氧化硅膜或氮氧化硅膜作为衬底、在其上形成氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝的任意一种的双层构造，上述第一绝缘膜11从沟道区域一侧开始由第一、第二层构成，上述第一层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅中的任意一种。
[0092] 或者，上述第二绝缘膜17是由氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝形成的单层膜，或是形成氧化硅膜或氮氧化硅膜作为衬底、在其上形成氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝的任意一种的双层构造，上述第一绝缘膜11从沟道区域一侧开始由第一、第二、第三层构成，上述第一层及上述第三层是氧化硅或氮氧化硅，上述第二层使用氮化硅、氮氧化硅、氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种。
[0093] 通过使用上述构造，第二栅极层叠构造的有效功函数大于第一栅极层叠构造的有效功函数，且可使第二栅极层叠部的有效功函数为4.2eV以上。因此，可降低第二栅极层叠部的沟道区域的杂质浓度，可抑制移动度的增大和栅极层叠部间的间隙。其结果使读出电流增大。并且，第二绝缘膜17使用高介电常数的绝缘膜，因此即使膜厚或耐压与第一绝缘膜11相等，也可使电性的膜厚变薄，具有进一步增大读出电流的效果。
[0094] 实施例3
[0095] 图7表示第三实施例。在p型半导体基板1上形成：第一栅极层叠构造，由含有捕获层的第一绝缘膜11、及第一导体9构成；第二栅极层叠构造，由不含捕获层的第二绝缘膜12、第一金属或金属硅化物18、第二导体10构成，其中，夹持第一层叠构造层和第二层叠构造层而形成源极-漏极区域2和源极-漏极区域3。并且，在第一栅极层叠构造和第二栅极层叠构造之间形成电极间绝缘膜6。本实施例的特征在于，在第二绝缘膜12和第二导体15之间夹持第一金属或金属硅化物18。
[0096] 具体而言，优选如下构造：上述第二导体10的至少导体/第二绝缘膜12的界面夹持金属或金属硅化物层18，上述第一导体9的至少导体/第一绝缘膜11的界面是n型掺杂硅，上述第二绝缘膜12是氧化硅或氮氧化硅膜，上述第一绝缘膜11从沟道区域一侧开始由第一、第二层构成，上述第一层是氧化硅或氮氧化硅，上述第二层使用氮化硅、氮氧化硅中的任意一种。
[0097] 或者也可是如下构造：上述第二导体10的至少导体/第二绝缘膜12的界面夹持金属或金属硅化物层18，上述第一导体9的至少导体/第一绝缘膜11的界面是n型掺杂硅，上述第二绝缘膜12是氧化硅或氮氧化硅膜，上述第一绝缘膜11从沟道区域一侧开始由第一、第二、第三层构成，上述第一层及上述第三层是氧化硅或氮氧化硅，上述第二层使用氮化硅、氮氧化硅、氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种。
[0098] 进一步，优选这些金属或金属硅化物18是硅化镍、硅化铂、镍铂硅化物、硅化铱、铂锗、镍锗、铂锗、钼、氮化钛膜、钌中的任意一种。
[0099] 通过使用上述构造，第二栅极层叠构造的有效功函数大于第一栅极层叠构造的有效功函数，且可使第二栅极层叠部的有效功函数为4.6eV以上。因此，可降低第二栅极层叠部的沟道区域的杂质浓度，可抑制移动度的增大和栅极层叠部间的间隙。其结果使读出电流增大。并且，电极一侧是金属或金属硅化物栅极，因此不会出现使用掺杂硅时产生的栅极耗尽(Gate depletion)成分。即，由于没有栅极耗尽，因此可使电性的膜厚薄膜化，从而可使读出电流比实施例1增大。
[0100] 或者如下构造也可获得同样的效果：第二导体9的至少第二绝缘膜12/导体的界面是金属或金属硅化物，上述第一导体10的至少第一绝缘膜11/导体的界面是n型掺杂硅，上述第二绝缘膜12中也可添加金属元素，具体而言，第二导体10至少在第二绝缘膜12/导体界面中是硅化镍、硅化铂、镍铂硅化物、硅化铱、铂锗、镍锗、铂锗、钼、氮化钛膜、钌中的任意一种，第二绝缘膜12是添加了Hf或Al的氧化硅或氮氧化硅膜，上述第一绝缘膜11从沟道区域一侧开始由第一、第二层构成，上述第一层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅中的任意一种，或者如下构造也可获得同样的效果：上述第二导体10至少在第二绝缘膜12/导体界面中是硅化镍、硅化铂、镍铂硅化物、硅化铱、铂锗、镍锗、铂锗、钼、氮化钛膜、钌中的任意一种，第二绝缘膜12是添加了Hf或Al的氧化硅或氮氧化硅膜，上述第一绝缘膜11从沟道区域一侧开始由第一、第二、第三层构成，上述第一层及上述第三层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅、氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种。
[0101] 进一步，通过使第二绝缘膜12的介电常数大于第一绝缘膜11的介电常数，可使第二绝缘膜的耐压为第一绝缘膜的耐压以上，且可使第二绝缘膜12的电性膜厚薄膜化，因此可不损害可靠性地增大读出电流。
[0102] 这种情况下优选如下构造：上述第二导体10至少在第二绝缘膜12/导体10界面中是硅化镍、硅化铂、镍铂硅化物、硅化铱、铂锗、镍锗、铂锗、钼、氮化钛膜、钌中的任意一种，上述第二绝缘膜12是氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝的任意一种单层膜，或是含有氧化硅膜或氮氧化硅膜作为与基板的界面层的双层构造，上述第一绝缘膜11从沟道区域一侧开始由第一、第二层构成，上述第一层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅中的任意一种。
[0103] 或者也可是如下构造：上述第二导体10至少在第二绝缘膜12/导体10界面中是硅化镍、硅化铂、镍铂硅化物、硅化铱、铂锗、镍锗、铂锗、钼、氮化钛膜、钌中的任意一种，上述第二绝缘膜12是氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝的任意一种单层膜，或是含有氧化硅膜或氮氧化硅膜作为与基板的界面层的双层构造，上述第一绝缘膜11从沟道区域一侧开始由第一、第二、第三层构成，上述第一层及上述第三层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅、氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种。
[0104] 实施例4
[0105] 图8表示第四实施例。在p型半导体基板1上形成：第一栅极层叠构造，由含有捕获层的第一绝缘膜11、第二金属或金属硅化物19、第一导体9构成；第二栅极层叠构造，由不含捕获层的第二绝缘膜12、第一金属或金属硅化物18、第二导体10构成，其中，夹持第一层叠构造层和第二层叠构造层而形成源极-漏极区域2和源极-漏极区域3。并且，在第一栅极层叠构造和第二栅极层叠构造之间形成电极间绝缘膜6。本实施例的特征在于，第一导体9/第一绝缘膜11界面、及第二导体10/第二绝缘膜12界面上夹持不同金属或金属硅化物18、19。
[0106] 具体而言，优选如下构造：上述第一及第二栅极层叠构造的导体9、10的至少绝缘膜/导体界面是不同的金属或金属硅化物，上述第二绝缘膜12是氧化硅或氮氧化硅膜，上述第一绝缘膜11从沟道区域一侧开始由第一、第二层构成，上述第一层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅中的任意一种。或者优选如下构造：上述第一及第二栅极层叠构造的导体9、10的至少绝缘膜/导体界面是不同的金属或金属硅化物，上述第二绝缘膜12是氧化硅或氮氧化硅膜，上述第一绝缘膜11从沟道区域一侧开始由第一、第二、第三层构成，上述第一层及上述第三层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅、氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种。
[0107] 进一步具体而言优选：上述第二导体10至少在第二绝缘膜12/导体10界面中是硅化镍、硅化铂、镍铂硅化物、硅化铱、铂锗、镍锗、铂锗、钼、氮化钛膜、钌中的任意一种，第一导体9至少在第二绝缘膜11/导体9界面中是氮化锆膜、钽、铝、锆、铪中的任意一种。
[0108] 通过使用上述构造，第二栅极层叠构造的有效功函数大于第一栅极层叠构造的有效功函数，且可使第二栅极层叠部的有效功函数为4.6eV以上、第一栅极层叠部小于4.6eV。因此，可降低第二栅极层叠部的沟道区域的杂质浓度，可抑制移动度的增大和栅极层叠部间的间隙。其结果使读出电流增大。并且，第一栅极层叠构造及第二栅极层叠构造的电极一侧是金属或金属硅化物栅极，因此不会出现使用掺杂硅时产生的栅极耗尽成分。
即，由于没有栅极耗尽，因此可相应地使第一及第二栅极层叠构造的电性膜厚薄膜化，从而可使读出电流比实施例1～3增大。
[0109] 并且，上述第一及第二栅极层叠构造的导体9、10的至少绝缘膜/导体界面是不同的金属或金属硅化物19、18，即使向第二绝缘膜12添加金属元素也可获得同样的效果。
[0110] 具体而言，下述构造也可获得同样的效果：上述第二导体10至少在第二绝缘膜12/导体10界面中是硅化镍、硅化铂、镍铂硅化物、硅化铱、铂锗、镍锗、铂锗、钼、氮化钛膜、钌中的任意一种，第一导体9至少在第一绝缘膜11/导体9界面中是氮化锆膜、钽、铝、锆、铪中的任意一种，第二绝缘膜12是添加了Hf或Al的氧化硅或氮氧化硅膜，上述第一绝缘膜11从沟道区域一侧开始由第一、第二层构成，上述第一层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅的任意一种。或者下述构造也可获得同样效果：上述第二导体10至少在第二绝缘膜12/导体10界面中是硅化镍、硅化铂、镍铂硅化物、硅化铱、铂锗、镍锗、铂锗、钼、氮化钛膜、钌中的任意一种，第一导体9至少在第一绝缘膜11/导体9界面中是氮化锆膜、钽、铝、锆、铪中的任意一种，第二绝缘膜12是添加了Hf或Al的氧化硅或氮氧化硅膜，上述第一绝缘膜11从沟道区域一侧开始由第一、第二、第三层构成，或由第一、第二层构成，上述第一层及上述第三层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅、氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种。
[0111] 进一步，通过使第二绝缘膜12的介电常数大于第一绝缘膜11的介电常数，可以使第二绝缘膜的耐压大于第一绝缘膜的耐压，且可使第二绝缘膜12的电性膜厚薄膜化，可不损害可靠性地增大读出电流。即，通过沟道杂质浓度的降低、绝缘膜的高介电常数化、栅极耗尽层的去除，可不失去可靠性地获得实施例1至4中最高的读出电流。
[0112] 这种情况下，优选使用以下构造：上述第二导体10至少在第二绝缘膜12/导体10界面中是硅化镍、硅化铂、镍铂硅化物、硅化铱、铂锗、镍锗、铂锗、钼、氮化钛膜、钌中的任意一种，第一导体9至少在绝缘膜11/导体9界面中是氮化锆膜、钽、铝、锆、铪，上述第二绝缘膜12是由氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝形成的单层膜，或是含有氧化硅膜及氮氧化硅膜作为与基板的界面层的双层构造，上述第一绝缘膜11从沟道区域一侧开始由第一、第二、第三层构成，上述第一层及上述第三层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅、氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种。或者优选使用以下构造：上述第二导体10至少在第二绝缘膜12/导体10界面中是硅化镍、硅化铂、镍铂硅化物、硅化铱、铂锗、镍锗、铂锗、钼、氮化钛膜、钌中的任意一种，第一导体9至少在绝缘膜11/导体9界面中是氮化锆膜、钽、铝、锆、铪，上述第二绝缘膜12是由氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝形成的单层膜，或是含有氧化硅膜及氮氧化硅膜作为与基板的界面层的双层构造，上述第一绝缘膜11从沟道区域一侧开始由第一、第二层构成，上述第一层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅中的任意一种。
[0113] 实施例5
[0114] 图11表示作为上述第二实施方式的实施例的第5实施例。在p型半导体基板1上含有由绝缘膜11、17和导体10构成的栅极层叠构造，上述栅极层叠构造形成由含有捕获层的第一区域20、及有效功函数与第一区域不同且不含捕获层的第二区域21。并且夹持栅极层叠构造而形成源极-漏极区域2和源极-漏极区域3。
[0115] 本实施例的特征在于，导体10使用n型掺杂硅，第二区域使用高介电常数绝缘膜17。
[0116] 此外，上述第二区域的绝缘膜17的介电常数优选大于上述第一区域的绝缘膜11的介电常数，换言之，上述第二区域的绝缘膜17的耐压优选在上述第一区域的绝缘膜11的耐压以上。
[0117] 具体而言，优选使用如下构造：上述第二区域的绝缘膜17是由氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝形成的单层膜，或是形成氧化硅膜或氮氧化硅膜作为基板、在其上形成氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝的任意一种的双层构造，上述第一区域的绝缘膜11从沟道区域一侧开始由第一、第二、第三层构成，上述第一层及上述第三层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅、氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种。或者优选使用如下构造：上述第二区域的绝缘膜17是由氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝形成的单层膜，或是形成氧化硅膜或氮氧化硅膜作为基板、在其上形成氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝的任意一种的双层构造，上述第一区域的绝缘膜11从沟道区域一侧开始由第一、第二层构成，上述第一层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅中的任意一种。
[0118] 通过使用以上构造，第二区域的有效功函数大于第一区域的有效功函数，且可使第二区域的有效功函数为4.2eV以上。因此，可降低第二区域的沟道区域的杂质浓度，可抑制移动度的增大。其结果使读出电流增大。并且，第二区域的绝缘膜17使用高介电常数的绝缘膜，因此即使膜厚或耐压与第一绝缘膜11相等，也可使电性的膜厚变薄，和第二实施方式相比，具有进一步增大读出电流的效果。
[0119] 实施例6
[0120] 图12表示作为上述第二实施方式的实施例的第6实施例。在p型半导体基板1上含有栅极层叠构造，其由绝缘膜11、12、导体10、绝缘膜12与导体10的界面上形成的金属或金属硅化物18构成，上述栅极层叠构造形成由含有捕获层的第一区域20、及有效功函数与第一区域不同且不含捕获层的第二区域21。并且夹持栅极层叠构造而形成源极-漏极区域2和源极-漏极区域3。本实施例的特征在于，第二绝缘膜12和导体10之间夹持第一金属或金属硅化物18。
[0121] 具体而言，优选使用如下构造：导体10的第二区域21的至少绝缘膜/导体界面附近是金属或金属硅化物，导体10的第一区域20的至少绝缘膜/导体界面附近是n型掺杂硅，第二区域的绝缘膜12是氧化硅或氮氧化硅膜，第一区域的绝缘膜11从沟道区域一侧开始由第一、第二层构成，上述第一层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅中的任意一种。
[0122] 或者优选使用如下构造：导体10的第二区域21的至少绝缘膜/导体界面附近是金属或金属硅化物，导体10的第一区域20的至少绝缘膜/导体界面附近是n型掺杂硅，第二区域的绝缘膜12是氧化硅或氮氧化硅膜，第一区域的绝缘膜11从沟道区域一侧开始由第一、第二、第三层构成，上述第一层及上述第三层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅、氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种。进一步优选：这些金属或金属硅化物18是硅化镍、硅化铂、镍铂硅化物、硅化铱、铂锗、镍锗、铂锗、钼、氮化钛膜、钌中的任意一种。
[0123] 通过使用以上构造，第二区域21的有效功函数大于第一区域20的有效功函数，且可使第二区域21的有效功函数为4.6eV以上。因此，可降低第二区域21的沟道区域的杂质浓度，可抑制移动度的增大。其结果使读出电流增大。并且，电极一侧是金属或金属硅化物栅极，因此不会出现使用掺杂硅时产生的栅极耗尽成分。即，由于没有栅极耗尽，因此可使电性的膜厚薄膜化，从而可使读出电流比实施例5增大。
[0124] 并且，如下构造也可获得同样的效果：导体10的第二区域21的至少绝缘膜/导体界面是金属或金属硅化物，导体10的第一区域20的至少绝缘膜/导体界面是n型掺杂硅，上述第二区域的绝缘膜12中也可添加金属元素，具体而言，在导体10的第二区域21的至少绝缘膜/导体界面中是硅化镍、硅化铂、镍铂硅化物、硅化铱、铂锗、镍锗、铂锗、钼、氮化钛膜、钌中的任意一种，第二区域的绝缘膜12是添加了Hf或Al的氧化硅或氮氧化硅膜，第一区域的绝缘膜11从沟道区域一侧开始由第一、第二层构成，上述第一层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅中的任意一种。
[0125] 进一步，通过使第二区域的绝缘膜12的介电常数大于第一区域的绝缘膜11的介电常数，可使第二区域的绝缘膜12的耐压在第一区域的绝缘膜11的耐压以上，且可使第二区域的绝缘膜12的电性膜厚薄膜化，因此可不损害可靠性地增大读出电流。
[0126] 这种情况下优选如下构造：导体10的第二区域21至少在绝缘膜/导体界面中是硅化镍、硅化铂、镍铂硅化物、硅化铱、铂锗、镍锗、铂锗、钼、氮化钛膜、钌中的任意一种，第二区域的绝缘膜12是添加了Hf或Al的氧化硅或氮氧化硅膜，第一区域的绝缘膜11从沟道区域一侧开始由第一、第二、第三层构成，上述第一层及上述第三层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅、氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种。或者优选如下构造：导体10的第二区域21至少在绝缘膜/导体界面中是硅化镍、硅化铂、镍铂硅化物、硅化铱、铂锗、镍锗、铂锗、钼、氮化钛膜、钌中的任意一种，第二区域的绝缘膜12是添加了Hf或Al的的氧化硅或氮氧化硅膜，第一区域的绝缘膜11从沟道区域一侧开始由第一、第二层构成，上述第一层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅中的任意一种。
[0127] 或者优选如下构造：导体10的第二区域21至少在绝缘膜/导体界面中是硅化镍、硅化铂、镍铂硅化物、硅化铱、铂锗、镍锗、铂锗、钼、氮化钛膜、钌中的任意一种，第二区域的绝缘膜12是形成了氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝的任意一种单层膜，或是形成氧化硅膜或氮氧化硅膜作为与基板的界面层、并在其上形成氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种的双层膜，第一区域的绝缘膜11从沟道区域一侧开始由第一、第二层构成，上述第一层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅、氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种。或者优选如下构造：导体10的第二区域21至少在绝缘膜/导体界面中是硅化镍、硅化铂、镍铂硅化物、硅化铱、铂锗、镍锗、铂锗、钼、氮化钛膜、钌中的任意一种，第二区域的绝缘膜12是由氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝的任意一种形成的单层膜，或是形成氧化硅膜或氮氧化硅膜作为与基板的界面层、并在其上形成氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝的任意一种的双层膜，第一区域的绝缘膜11从沟道区域一侧开始由第一、第二、第三层构成，上述第一层及上述第三层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅、氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种。
[0128] 实施例7
[0129] 图13表示作为上述第二实施方式的实施例的第7实施例。在p型半导体基板1上含有栅极层叠构造，其由绝缘膜11、12、导体10、绝缘膜11、12与导体10的界面上形成的金属或金属硅化物18、19构成，上述栅极层叠构造形成由含有捕获层的第一区域20、及有效功函数与第一区域不同且不含捕获层的第二区域21。并且夹持栅极层叠构造而形成源极-漏极区域2和源极-漏极区域3。本实施例的特征在于，导体10/第一区域的绝缘膜11界面及导体10/第二区域的绝缘膜12界面中夹持不同的金属或金属硅化物18、19。
[0130] 具体而言，优选使用如下构造：导体10的第一区域20及第二区域21的绝缘膜/导体界面是不同的金属或金属硅化物，第二区域的绝缘膜12是氧化硅或氮氧化硅膜，上述第一区域的绝缘膜11从沟道区域一侧开始由第一、第二层构成，上述第一层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅中的任意一种。或者优选如下构造：导体10的第一区域20及第二区域21的至少绝缘膜/导体界面是不同的金属或金属硅化物，第二区域的绝缘膜12是氧化硅或氮氧化硅膜，上述第一区域的绝缘膜11从沟道区域一侧开始由第一、第二、第三层构成，上述第一层及上述第三层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅、氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种。
[0131] 进一步具体而言，优选如下构造：导体10的第二区域21至少在绝缘膜/导体界面中是硅化镍、硅化铂、镍铂硅化物、硅化铱、铂锗、镍锗、铂锗、钼、氮化钛膜、钌，导体10的第一区域20的至少在绝缘膜/导体界面中是氮化锆膜、钽、铝、锆、铪。
[0132] 通过使用上述构造，第二区域21的有效功函数大于第一区域20的有效功函数，且可使第二区域21的有效功函数为4.6eV以上、第一区域20小于4.6eV。因此，可降低第二区域21的沟道区域的杂质浓度，可抑制移动度的增大。其结果使读出电流增大。并且，第一区域21及第二区域20的电极/绝缘膜界面是金属或金属硅化物栅极，因此不会出现使用掺杂硅时产生的栅极耗尽成分。即，由于没有栅极耗尽，因此可相应地使第一及第二区域的电性膜厚薄膜化，从而可使读出电流比实施例5～6增大。
[0133] 并且，导体10的第一区域21及第二区域20的至少绝缘膜/导体界面是不同的金属或金属硅化物19、18，即使向第二区域的绝缘膜12添加金属元素，也可获得同样的效果。
[0134] 具体而言，下述构造也可获得同样的效果：在导体10的第二区域21的至少绝缘膜/导体界面中是硅化镍、硅化铂、镍铂硅化物、硅化铱、铂锗、镍锗、铂锗、钼、氮化钛膜、钌中的任意一种，导体10的第一区域20至少在绝缘膜/导体界面中是氮化锆膜、钽、铝、锆、铪中的任意一种，第二区域的绝缘膜12是添加了Hf或Al的氧化硅或氮氧化硅膜，第一区域的绝缘膜11从沟道区域一侧开始由第一、第二层构成，上述第一层及上述第三层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅的任意一种。或者下述构造也可获得同样的效果：在导体10的第二区域21的至少绝缘膜/导体界面中是硅化镍、硅化铂、镍铂硅化物、硅化铱、铂锗、镍锗、铂锗、钼、氮化钛膜、钌中的任意一种，导体10的第一区域20至少在绝缘膜/导体界面中是氮化锆膜、钽、铝、锆、铪中的任意一种，第二区域的绝缘膜是添加了Hf或Al的氧化硅或氮氧化硅膜，第一区域的绝缘膜11从沟道区域一侧开始由第一、第二、第三层构成，上述第一层及上述第三层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅、氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种。
[0135] 进一步，通过使第二区域的绝缘膜12的介电常数大于第一区域的绝缘膜11的介电常数，可以使第二区域的绝缘膜的耐压在第一区域的绝缘膜的耐压以上，且可使第二绝缘膜12的电性膜厚薄膜化，因此可不损害可靠性地增大读出电流。即，通过沟道杂质浓度的降低、无间隙化、绝缘膜的高介电常数化、栅极耗尽层的去除，可不失去可靠性地获得实施方式1及2、实施例1至7中最高的读出电流。
[0136] 这种情况下，优选使用以下构造：导体10的第二区域21至少在绝缘膜/导体界面中是硅化镍、硅化铂、镍铂硅化物、硅化铱、铂锗、镍锗、铂锗、钼、氮化钛膜、钌，导体10的第一区域20至少在绝缘膜/导体界面中是氮化锆膜、钽、铝、锆、铪，第二区域的绝缘膜12是由氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝形成的单层膜，或是含有氧化硅膜及氮氧化硅膜作为与基板的界面层、并在其上形成了氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝的双层构造，上述第一区域的绝缘膜11从沟道区域一侧开始由第一、第二层构成，上述第一层是氧化硅或氮氧化硅，上述第二层是氮化硅或氮氧化硅中的任意一种。或者优选使用以下构造：导体10的第二区域21至少在绝缘膜/导体界面中是硅化镍、硅化铂、镍铂硅化物、硅化铱、铂锗、镍锗、铂锗、钼、氮化钛膜、钌，导体10的第一区域20至少在绝缘膜/导体界面中是氮化锆膜、钽、铝、锆、铪，第二区域的绝缘膜12是由氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝形成的单层膜，或是含有氧化硅膜及氮氧化硅膜作为与基板的界面层、并在其上形成了氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝的双层构造，上述第一区域的绝缘膜11从沟道区域一侧开始由第一、第二、第三层构成，上述第一层及上述第三层是氧化硅或氮氧化硅，上述第二层是氮化硅、氮氧化硅、氧化铝、硅酸铪、氧化硅酸铪、硅酸铝、氧化硅酸铝中的任意一种。
[0137] 本发明涉及到一种半导体装置及其制造技术，只要是对可重写的非易失性半导体存储装置有效的技术，即可适用于任何装置，其可利用性不受任何限定。
[0138] 根据几个优选实施方式及实施例说明了本发明，但这些实施方式及实施例仅是用于说明发明的示例，可理解为其没有限定的含义。本领域技术人员在阅读本说明书后容易进行等效的构成要素及技术的多种变更及置换，但这种变更及置换明显相当于权利要求的范围及主旨。
