一种绝缘体上硅器件及其制备方法

摘要

本发明涉及一种绝缘体上硅器件及其制备方法，属于半导体器件技术领域。所述绝缘体上硅器件为采用p型绝缘体上硅晶圆制备的绝缘体上硅器件，包括p型底部硅衬底、埋氧层以及形成于顶层硅膜内的N型场效应晶体管和P型场效应晶体管，所述N型场效应晶体管和P型场效应晶体管分别位于体区中，均包括漏极、源极、栅极和体引出部分；所述包含N型场效应晶体管的体区和包含P型场效应晶体管体区之间是电学隔离的。本发明的绝缘体上硅器件可以有效地抑制浮体效应，源漏对称，无额外寄生电容，在保持SOI电路优势的同时，可以最大程度地与主流体硅工艺和设计兼容。

权利要求

1.一种绝缘体上硅器件，包括p型底部硅衬底(104)、埋氧层(103)以及形成于顶层硅膜(102)内的N型场效应晶体管(66)和P型场效应晶体管(68)，其特征在于，所述N型场效应晶体管(66)位于体区(608)中，其包括漏极(96)、源极(500)、栅极(92)和体引出部分(56)，所述体引出部分(56)为+3价离子掺杂的多晶硅；所述P型场效应晶体管(68)位于体区(610)中，其包括漏极(98)、源极(550)、栅极(92)和体引出部分(58)，所述体引出部分(58)为+5价离子掺杂的多晶硅；所述体区(608)和体区(610)之间是电学隔离的，所述p型底部硅衬底(104)上具有深N型阱(310)，所述深N型阱(310)注入有+5价离子，所述包含N型场效应晶体管(66)的体区(608)通过所述体引出部分(56)与所述p型底部硅衬底(104)电连接，所述包含P型场效应晶体管(68)的体区(610)通过所述体引出部分(58)与所述深N型阱(310)电连接。

2.根据权利要求1所述的绝缘体上硅器件，其特征在于，所述体区(608)和体区(610)之间是通过台面隔离技术、浅槽隔离技术或者局部硅氧化隔离技术进行电学隔离的。

3.一种绝缘体上硅器件的制备方法，其特征在于，该制备方法包括以下步骤：步骤一：在绝缘体上硅的顶层硅膜(102)表面旋涂光刻胶(100)，并采用阱版对其进行曝光显影后，再进行离子的注入；

步骤二：对经过离子注入后的器件进行电学隔离；

步骤三：在电学隔离后的器件表面旋涂光刻胶(320)，并采用体引出版对其进行曝光显影后，再进行干法刻蚀；

步骤四：在经过干法刻蚀后的器件表面沉积形成多晶硅层(303)，并对所述多晶硅层(303)进行平坦化处理；

步骤五：在平坦化处理后的器件表面旋涂光刻胶(320)，并采用N型场效应晶体管体引出版对其进行曝光显影后，再进行+3价离子的注入；

步骤六：在经过+3价离子注入后的器件表面旋涂光刻胶(320)，并采用P型场效应晶体管体引出版对其进行曝光显影后，再进行+5价离子的注入；

步骤七：在经过+5价离子注入后的器件表面旋涂光刻胶(400)，并采用有源区版对其进行曝光显影后，再进行干法刻蚀。

4.根据权利要求3所述的绝缘体上硅器件的制备方法，其特征在于，所述步骤一中的阱版为深N型阱版。

5.根据权利要求3所述的绝缘体上硅器件的制备方法，其特征在于，所述步骤二中电学隔离的技术为台面隔离技术、浅槽隔离技术或者局部硅氧化隔离技术。

6.根据权利要求3所述的绝缘体上硅器件的制备方法，其特征在于，所述步骤四中多晶硅层(303)的厚度＝埋氧层(103)的厚度+0.5×顶层硅膜(102)的厚度。

7.根据权利要求3所述的绝缘体上硅器件的制备方法，其特征在于，所述步骤五中+3

12 2 13 2

价离子注入的条件为：注入能量在30Kev～100Kev范围，注入剂量在10 /cm ～10 /cm，注入角度为0度。

8.根据权利要求3所述的绝缘体上硅器件的制备方法，其特征在于，所述步骤六中+5

12 2 13 2

价离子注入的条件为：注入能量在50Kev～200Kev范围，注入剂量在10 /cm ～10 /cm，注入角度为0度。

说明书

一种绝缘体上硅器件及其制备方法

技术领域

[0001] 本发明涉及一种绝缘体上硅器件及其制备方法，尤其涉及一种采用p型绝缘体上硅晶圆制备的绝缘体上硅器件及其制备方法，属于半导体器件技术领域。

背景技术

[0002] 绝缘体上硅(Silicon-On-Insulator，SOI)技术是在顶层硅和背衬底之间引入了一层埋氧层。通过在绝缘体上形成半导体薄膜，SOI材料具有了体硅所无法比拟的优点：可以实现集成电路中元器件的介质隔离，彻底消除了体硅CMOS电路中的寄生闩锁效应；采用这种材料制成的集成电路还具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小及特别适用于低压低功耗电路等优势，因此可以说SOI将有可能成为深亚微米的低压、低功耗集成电路的主流技术。

[0003] SOI技术带来器件和电路性能提高的同时也不可避免地带来了不利的影响，其中最大的问题在于部分耗尽SOI器件的浮体效应。当器件顶层硅膜的厚度大于最大耗尽层的宽度时，由于结构中埋氧层的隔离作用，器件开启后一部分没有被耗尽的硅膜将处于电学浮空的状态，这种浮体结构会给器件特性带来显著的影响，称之为浮体效应。浮体效应会产生kink效应、漏击穿电压降低、反常亚阈值斜率等浮体现象。

[0004] 由于浮体效应对器件性能带来了不利的影响，因此对于如何抑制浮体效应的研究，一直是SOI器件研究的热点。针对浮体效应的解决措施分为两类，一类是采用体引出方式使积累的空穴得到释放，一类是从工艺的角度出发采取源漏工程或衬底工程减轻浮体效应。所谓体引出，就是使埋氧层上方、硅膜底部处于电学浮空状态的中性区域和外部相接触，导致空穴不可能在该区域积累，这种结构可以成功地克服MOSFET中的浮体效应。

[0005] 人们采取了很多措施来抑制浮体效应，有T型栅、H型栅和BTS结构。但T型栅和H型栅技术由于p型硅区体电阻的存在而不能有效抑制浮体效应，而且沟道越宽体电阻越大，浮体效应越显著。BTS结构直接在源区形成p+区，其缺点是源漏不对称，使得源漏无法互换，有效沟道宽度减小，而且源端的接触引进了较大的寄生电容，使得器件性能变差。

发明内容

[0006] 本发明针对现有技术T型栅和H型栅技术不能有效抑制浮体效应，而且沟道越宽体电阻越大，浮体效应越显著，以及BTS结构的源漏不对称，使得源漏无法互换，有效沟道宽度减小，而且源端的接触引进了较大的寄生电容，使得器件性能变差不足，提供一种绝缘体上硅器件及其制备方法。

[0007] 本发明解决上述技术问题的技术方案如下：一种绝缘体上硅器件，包括p型底部硅衬底、埋氧层以及形成于顶层硅膜内的N型场效应晶体管和P型场效应晶体管，所述N型场效应晶体管位于体区中，其包括漏极、源极、栅极和体引出部分，所述体引出部分为+3价离子掺杂的多晶硅；所述P型场效应晶体管位于体区中，其包括漏极、源极、栅极和体引出部分，所述体引出部分为+5价离子掺杂的多晶硅；所述包含N型场效应晶体管的体区和包含P型场效应晶体管体区之间是电学隔离的。

[0008] 所述p型底部硅衬底上具有深N型阱，所述深N型阱注入有+5价离子，所述包含N型场效应晶体管的体区通过所述体引出部分与所述p型底部硅衬底电连接，所述包含P型场效应晶体管的体区通过所述体引出部分与所述深N型阱电连接。

[0009] 进一步，所述体区和体区之间是通过台面隔离技术、浅槽隔离技术或者局部硅氧化隔离技术进行电学隔离的。

[0010] 本发明为解决上述技术问题，还提供一种技术方案如下：一种绝缘体上硅器件的制备方法包括以下步骤：

[0011] 步骤一：在绝缘体上硅的顶层硅膜表面旋涂光刻胶，并采用阱版对其进行曝光显影后，再进行离子的注入；

[0012] 步骤二：对经过离子注入后的器件进行电学隔离；

[0013] 步骤三：在电学隔离后的器件表面旋涂光刻胶，并采用体引出版对其进行曝光显影后，再进行干法刻蚀；

[0014] 步骤四：在经过干法刻蚀后的器件表面沉积形成多晶硅层，并对所述多晶硅层进行平坦化处理；

[0015] 步骤五：在平坦化处理后的器件表面旋涂光刻胶，并采用N型场效应晶体管体引出版对其进行曝光显影后，再进行+3价离子的注入；

[0016] 步骤六：在经过+3价离子注入后的器件表面旋涂光刻胶，并采用P型场效应晶体管体引出版对其进行曝光显影后，再进行+5价离子的注入；

[0017] 步骤七：在经过+5价离子注入后的器件表面旋涂光刻胶，并采用有源区版对其进行曝光显影后，再进行干法刻蚀。

[0018] 所述步骤一中的阱版为深N型阱版。

[0019] 进一步，所述步骤二中电学隔离的技术为台面隔离技术、浅槽隔离技术或者局部硅氧化隔离技术。

[0020] 进一步，所述步骤四中多晶硅层的厚度＝埋氧层的厚度+0.5×顶层硅膜的厚度。

[0021] 进一步，所述步骤五中+3价离子注入的条件为：注入能量在30Kev～100Kev范12 2 13 2
围，注入剂量在10 /cm ～10 /cm，注入角度为0度。

[0022] 进一步，所述步骤六中+5价离子注入的条件为：注入能量在50Kev～200Kev范12 2 13 2
围，注入剂量在10 /cm ～10 /cm，注入角度为0度。

[0023] 本发明的有益效果是：本发明的绝缘体上硅器件中的体引出结构使得埋氧层上方、顶层硅膜底部处于电学浮空状态的中性区域和外部相接触，导致空穴不可能在该区域积累，这种结构可以成功地克服MOSFET中的浮体效应，并且避免了T型栅、H型栅和BTS结构体引出结构引入的额外寄生电容，因此提高了电路的速度，减小了电路的功耗；进一步，本发明的绝缘体上硅器件中的N型场效应晶体管和P型场效应晶体管源漏对称，使得源漏可以互换，可用于传输门逻辑电路；而且由于绝缘体上硅中的埋氧层导热性很差，本发明的绝缘体上硅器件中的N型场效应晶体管的体区通过所述体引出部分与所述p型底部硅衬底电连接，P型场效应晶体管的体区通过所述体引出部分与所述深N型阱电连接，这样可以有效的抑制自加热效应；本发明的绝缘体上硅器件中的体引出结构体引出效果好，进一步提高器件抗单粒子和瞬态辐照的能力，因此非常适合于抗辐照加固集成电路领域。

附图说明

[0024] 图1为本发明实施例1采用浅槽隔离技术制备绝缘体上硅器件的制备方法流程图；

[0025] 图2为本发明用于制备所述绝缘体上硅器件的初始SOI硅片的基本结构示意图；

[0026] 图3为本发明在所述初始SOI硅片的顶层硅膜表面旋涂光刻胶后的结构示意图；

[0027] 图4为本发明采用深N型阱版曝光显影后的结构示意图；

[0028] 图5为本发明离子注入后形成深N型阱的结构示意图；

[0029] 图6为本发明在形成深N型阱后的器件表面沉积Si3N4/SiO2叠层后的结构示意图；

[0030] 图7为本发明在形成Si3N4/SiO2叠层后的器件表面旋涂光刻胶，并采用体引出版对其进行曝光显影后的结构示意图；

[0031] 图8为本发明对曝光显影后的器件进行干法刻蚀后的结构示意图；

[0032] 图9为本发明在干法刻蚀后的器件表面沉积多晶硅层后的结构示意图；

[0033] 图10为本发明对沉积多晶硅层后的器件进行平坦化处理后的结构示意图；

[0034] 图11为本发明在平坦化处理后的器件表面旋涂光刻胶，并采用N型场效应晶体管体引出版对其进行曝光显影后的结构示意图；

[0035] 图12为本发明对曝光显影后的器件进行+3价离子注入的示意图；

[0036] 图13为本发明在+3价离子注入后的器件表面旋涂光刻胶，并采用P型场效应晶体管体引出版对其进行曝光显影后的结构示意图；

[0037] 图14为本发明对曝光显影后的器件进行+5价离子注入的示意图；

[0038] 图15为本发明在+5价离子注入后的器件表面旋涂光刻胶，并采用有源区版对其进行曝光显影后的结构示意图；

[0039] 图16为本发明对曝光显影后的器件进行干法刻蚀后的结构示意图；

[0040] 图17为本发明对干法刻蚀后的器件进行浅槽隔离注入的示意图；

[0041] 图18为本发明在浅槽隔离注入后的器件表面沉积SiO2层的结构示意图；

[0042] 图19为本发明对沉积SiO2层后的器件进行平坦化处理后的结构示意图；

[0043] 图20为本发明用于制备实施例1中绝缘体上硅器件中N型场效应晶体管和P型场效应晶体管版图的示意图；

[0044] 图21为本发明图20沿Y-Y’方向的结构示意图；

[0045] 图22为本发明图20沿Z-Z’方向的结构示意图；

[0046] 图23为本发明图20沿沿T-T’方向的结构示意图；

[0047] 图24为本发明实施例2采用浅槽隔离技术制备的绝缘体上硅器件基本结构示意图；

[0048] 图25为本发明实施例3采用浅槽隔离技术制备的绝缘体上硅器件基本结构示意图；

[0049] 图26为本发明实施例4采用浅槽隔离技术制备的绝缘体上硅器件基本结构示意图。

具体实施方式

[0050] 以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。

[0051] 实施例1

[0052] 图1为本发明实施例1采用浅槽隔离技术制备绝缘体上硅器件的制备方法流程图。如图1所示，所述绝缘体上硅器件通过浅槽隔离即STI隔离技术制备。所述STI隔离技术可以为不同的CMOS器件提供电学隔离。虽然本实施例是采用STI隔离技术而形成所述绝缘体体上硅器件，但是所述绝缘体上硅器件的形成并不依赖于STI隔离技术，依照本实施例还可以采用局部硅氧化隔离即LOCOS隔离技术或台面隔离即MESA隔离技术等制备所述绝缘体体上硅器件。采用浅槽隔离技术制备所述绝缘体上硅器件的制备方法包括以下步骤：

[0053] 步骤10：在初始SOI硅片中顶层硅膜102的表面旋涂光刻胶100。

[0054] 图2为本发明用于制备所述绝缘体上硅器件的初始p型SOI硅片的基本结构示意图。如图2所示，所述初始p型SOI硅片包括p型底部硅衬底104、埋氧层103和顶层硅膜102。所述埋氧层103位于所述p型底部硅衬底104和顶层硅膜102之间，使得所述p型底部硅衬底104和顶层硅膜102电学隔离。所述顶层硅膜102，在其中可以形成有源器件区。
所述初始SOI硅片的制作可以采用本领域技术人员熟知的常规氧离子注入隔离工艺，也可以采用其他常规工艺比如热键合和切割工艺。如图3所示，图3为本发明在所述初始SOI硅片的顶层硅膜表面旋涂光刻胶后的结构示意图。

[0055] 步骤11：采用深N型阱版对表面旋涂光刻胶100后的器件进行曝光显影。

[0056] 如图4所示，图4为本发明采用深N型阱版曝光显影后的结构示意图。所述光刻胶100为器件曝光显影后的光刻胶。

[0057] 步骤12：对曝光显影后的器件进行磷离子的注入形成深N型阱。

[0058] 图5为本发明离子注入后形成深N型阱的结构示意图。如图5所示，所述磷离子12 2 13 2
101注入的条件为：注入能量在200Kev～500Kev范围，注入剂量在10 /cm ～10 /cm，注入角度为0度。所述磷离子101穿过所述埋氧层103，在所述埋氧层103下面且所述底部硅衬底104的上面形成深N型阱。本实施例采用磷离子的注入形成深N型阱。

[0059] 步骤13：在形成深N型阱的器件表面沉积Si3N4/SiO2叠层。

[0060] 图6为本发明在形成深N型阱后的器件表面沉积Si3N4/SiO2叠层后的结构示意图。如图6所示，在所述顶层硅膜102的表面依次沉积SiO2层301和Si3N4层300，所述Si3N4层
300的厚度应为所述SiO2层301厚度的5倍～10倍，所述SiO2层内的应力是压应力，所述Si3N4层内的应力是张应力，一定厚度比例的Si3N4/SiO2叠层可使其内应力相互补偿，消除应力，从而提高产品的成品率。

[0061] 步骤14：在沉积Si3N4/SiO2叠层后的器件表面旋涂光刻胶302，并采用体引出版对其曝光显影。

[0062] 如图7所示，图7为本发明在形成Si3N4/SiO2叠层后的器件表面旋涂光刻胶，并采用体引出版对其进行曝光显影后的结构示意图。所述体引出版包括N型场效应晶体管体引出版和P型场效应晶体管体引出版，分别用于形成N型场效应晶体管的体引出部分和P型场效应晶体管的体引出部分。

[0063] 步骤15：对曝光显影后的器件进行干法刻蚀。

[0064] 图8为本发明对曝光显影后的器件进行干法刻蚀后的结构示意图。如图8所示，以曝光显影后的光刻胶302为掩膜进行干法刻蚀，将所述Si3N4层300、SiO2层301、顶层硅膜102和埋氧层103依次刻透，直到所述底部硅衬底104时停止刻蚀，形成体引出浅槽。所述体引出浅槽包括N型场效应晶体管体引出浅槽和P型场效应晶体管体引出浅槽。

[0065] 步骤16：在干法刻蚀后的器件表面沉积多晶硅层303。

[0066] 图9为本发明在干法刻蚀后的器件表面沉积多晶硅层后的结构示意图。如图9所示，采用化学气相沉积法在器件表面沉积未掺杂的多晶硅层303，所述多晶硅层303的厚度＝埋氧层103的厚度+0.5×顶层硅膜的厚度102。所述多晶硅层303的厚度不能过薄，否则会减弱体引出部分的电学效果；所述多晶硅层303的厚度不能过厚，否则体引出部分上方的氧化物填充过少，对源漏的掺杂将会注入到体引出部分中而改变其导电类型，形成pn结。

[0067] 步骤17：对沉积多晶硅层后的器件进行平坦化处理。

[0068] 图10为本发明对沉积多晶硅层后的器件进行平坦化处理后的结构示意图。如图10所示，采用化学机械抛光即CMP方法对多晶硅层303进行平坦化处理，最终使得所述Si3N4层300上的多晶硅层303被去除，剩余的所述多晶硅层303存在于所述体引出浅槽中。

[0069] 步骤18：在进行平坦化处理后的器件表面旋涂光刻胶，并采用N型场效应晶体管体引出版对其曝光显影。

[0070] 图11为本发明在平坦化处理后的器件表面旋涂光刻胶，并采用N型场效应晶体管体引出版对其进行曝光显影后的结构示意图。如图11所示，所述光刻胶320为器件曝光显影后的光刻胶。所述N型场效应晶体管体引出版用于对N型场效应晶体管的体引出部分进行注入式掺杂。

[0071] 步骤19：对曝光显影后的器件进行+3价离子的注入。

[0072] 图12为本发明对曝光显影后的器件进行+3价离子注入的示意图。如图12所示，对所述N型场效应晶体管体引出浅槽中的多晶硅层303进行掺杂。所述掺杂的离子为+3价离子，所述+3价离子为硼离子，所述硼离子的注入条件为：注入能量在30Kev～100Kev12 2 13 2
范围，注入剂量在10 /cm ～10 /cm，注入角度为0度。

[0073] 步骤20：采用P型场效应晶体管体引出版对进行+3价离子注入后的器件进行曝光显影。

[0074] 图13为本发明在+3价离子注入后的器件表面旋涂光刻胶，并采用P型场效应晶体管体引出版对其进行曝光显影后的结构示意图。如图13所示，所述光刻胶320为器件曝光显影后的光刻胶。所述P型场效应晶体管体引出版用于对P型场效应晶体管的体引出部分进行注入式掺杂。

[0075] 步骤21：对曝光显影后的器件进行+5价离子的注入。

[0076] 图14为本发明对曝光显影后的器件进行+5价离子注入的示意图。如图14所示，对所述P型场效应晶体管体引出浅槽中的多晶硅层303进行掺杂。所述掺杂的离子为+5价离子，所述+5价离子为磷离子，所述磷离子的注入条件为：注入能量在50Kev～200Kev12 2 13 2
范围，注入剂量在10 /cm ～10 /cm，注入角度为0度。

[0077] 步骤22：在进行+5价离子注入后的器件表面旋涂光刻胶，并采用有源区版对其曝光显影。

[0078] 图15为本发明在+5价离子注入后的器件表面旋涂光刻胶，并采用有源区版对其进行曝光显影后的结构示意图。如图15所示，所述光刻胶400为器件曝光显影后的光刻胶。

[0079] 步骤23：对曝光显影后的器件进行干法刻蚀。

[0080] 图16为本发明对曝光显影后的器件进行干法刻蚀后的结构示意图。如图16所示，以曝光显影后的光刻胶400为掩膜，进行干法刻蚀，依次刻透所述Si3N4层300、SiO2层301和顶层硅膜102，直到到达所述氧埋层103时停止刻蚀。

[0081] 步骤24：对进行干法刻蚀后的器件进行离子注入。

[0082] 图17为本发明对干法刻蚀后的器件进行浅槽隔离注入的示意图。如图17所示，所述注入的离子410为硼离子，可以提高边缘寄生晶体管的阈值电压，从而避免边缘漏电12 2
的产生。所述离子的注入条件为：注入能量在10Kev～30Kev范围，注入剂量在10 /cm ～
13 2
10 /cm，注入角度为7度到30度。

[0083] 步骤25：在离子注入后的器件表面沉积氧化物层450。

[0084] 图18为本发明在浅槽隔离注入后的器件表面沉积SiO2层的结构示意图。如图18所示，采用化学气相沉积的方法在所述器件的表面沉积氧化物层450，所述氧化物层450填充所述N型场效应晶体管浅槽和P型场效应晶体管浅槽。所述化学气相沉积氧化物层450的厚度为顶层硅膜厚度+Si3N4/SiO2叠层厚度+(10nm～50nm)，所述氧化物为SiO2，所述SiO2层必须足够厚，从而能够有效阻止源漏杂质注入进入体引出部分。因此源漏杂质的注入不需要多余的光刻版来屏蔽体引出部分，从而实现了源漏自对准注入。

[0085] 步骤26：对沉积氧化物层450后的器件进行平坦化处理。

[0086] 图19为本发明对沉积SiO2层后的器件进行平坦化处理后的结构示意图。如图19所示，采用化学机械抛光即CMP的方法对所述氧化物层450进行平坦化处理。

[0087] 图20为本发明用于制备实施例1中绝缘体上硅器件中N型场效应晶体管和P型场效应晶体管版图的示意图，图21为本发明图20沿Y-Y’方向的结构示意图，图22为本发明图20沿Z-Z’方向的结构示意图，图23为本发明图20沿沿T-T’方向的结构示意图。如图20～23所示，所述N型场效应晶体管66版图包括N+注入漏极版96、N+注入源极版500、栅版92和体引出部分56，所述P型场效应晶体管68版图包括P+注入漏极版98、P+注入源极版550、栅版92和体引出部分58。

[0088] 实施例2

[0089] 图24为本发明实施例2采用浅槽隔离技术制备的绝缘体上硅器件基本结构示意图。如图24所示，该图也是图20沿X-X’方向的结构示意图。所述绝缘体上硅器件包括底部硅衬底104、埋氧层103以及形成于顶层硅膜102内的N型场效应晶体管66和P型场效应晶体管68。所述N型场效应晶体管66位于体区608中，其包括漏极96、源极500、栅极92和体引出部分56，所述体引出部分56为硼离子掺杂的多晶硅。所述P型场效应晶体管
68位于体区610中，其包括漏极98、源极550、栅极92和体引出部分58，所述体引出部分58为磷离子掺杂的多晶硅。所述体区608和体区610之间是电学隔离的。所述底部硅衬底
104上具有深N型阱310，所述深N型阱310注入有磷离子，所述包含N型场效应晶体管66的体区608通过所述体引出部分56与所述p型底部硅衬底104电连接，所述包含P型场效应晶体管68的体区610通过所述体引出部分58与所述深N型阱310电连接。所述氧化物层450的表面上还具有侧墙612和614，用于形成器件的轻掺杂源漏结构。所述侧墙612和
614通过低压化学气相淀积式TEOS(即LPTEOS)沉积刻蚀后形成。

[0090] 实施例3

[0091] 图25为本发明实施例3采用浅槽隔离技术制备的绝缘体上硅器件基本结构示意图。如图25所示，以图24为基础，两个N型场效应晶体管可以共用一个N型场效应晶体管的体引出部分56，从而可以减小芯片的面积。

[0092] 实施例4

[0093] 图26为本发明实施例4采用浅槽隔离技术制备的绝缘体上硅器件基本结构示意图。如图26所示，以图24为基础，两个P型场效应晶体管可以共用一个P型场效应晶体管的体引出部分58，从而可以减小芯片的面积。

[0094] 以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。