集成电路结构的制造方法

摘要

本发明涉及一种集成电路结构的制造方法，至少包括：提供一半导体基材，此半导体基材至少包括一上表面；形成一开口从上表面延伸到半导体基材中；利用旋转涂布方式填充一前驱物至开口中；对前驱物进行一蒸汽固化，以形成一介电材料；在蒸汽固化后，对介电材料进行一化学机械研磨；以及在化学机械研磨后，对介电材料进行一蒸汽退火，其中进行该蒸汽固化与该蒸汽退火时是利用氢气与氧气，该蒸汽固化具有一第一氢与氧组合分压，该蒸汽退火具有一第二氢与氧组合分压，其中该第一氢与氧组合分压大于该第二氢与氧组合分压。

权利要求

1.一种集成电路结构的制造方法，其特征在于，至少包括：提供一半导体基材，其中该半导体基材至少包括一上表面；

形成一开口从该上表面延伸至该半导体基材中；

利用一旋转涂布方式填充一前驱物至该开口中；

对该前驱物进行一蒸汽固化，以形成一介电材料；

在该蒸汽固化后，对该介电材料进行一化学机械研磨；以及在该化学机械研磨之后，对该介电材料进行一蒸汽退火，其中进行该蒸汽固化与该蒸汽退火时是利用氢气与氧气，该蒸汽固化具有一第一氢与氧组合分压，该蒸汽退火具有一第二氢与氧组合分压，其中该第一氢与氧组合分压大于该第二氢与氧组合分压。

2.根据权利要求1所述的集成电路结构的制造方法，其特征在于，该蒸汽固化是在一第一温度中进行，且该蒸汽退火是在低于该第一温度的一第二温度中进行。

3.根据权利要求2所述的集成电路结构的制造方法，其特征在于，该第一温度高于

1000℃，且该第二温度低于700℃。

4.根据权利要求2所述的集成电路结构的制造方法，其特征在于，该第一温度高于

1000℃，且该第二温度低于600℃。

5.根据权利要求1所述的集成电路结构的制造方法，其特征在于，在该蒸汽固化后与该化学机械研磨前，位于该开口中的该介电材料的一第一部分具有一第一湿蚀刻率比值大于位于该开口上方的该介电材料的第二部分的一第二湿蚀刻率比值。

6.根据权利要求5所述的集成电路结构的制造方法，其特征在于，在该蒸汽固化后与该化学机械研磨前，该第一湿蚀刻率比值大于2。

7.根据权利要求5所述的集成电路结构的制造方法，其特征在于，在该蒸汽退火后，该介电材料的该第一部分具有一湿蚀刻率比值低于2。

8.根据权利要求1所述的集成电路结构的制造方法，其特征在于，该前驱物至少包括全氢聚硅氮烷。

说明书

集成电路结构的制造方法

技术领域

[0001] 本发明大致上是有关于集成电路，且特别是有关于浅沟渠隔离(Shallow Trench Isolation；STI)区的结构与制造方法。

背景技术

[0002] 现代的集成电路是形成在半导体基材的表面上，其中半导体基材大多数是硅基材。通过形成在各自的半导体基材的表面的隔离结构，数个半导体组件互相隔离。这些隔离结构包含场氧化物和浅沟渠隔离区。

[0003] 通常利用区域性硅氧化技术(Local Oxidation of Silicon；LOCOS)来形成场氧化物。一般的工艺包括在硅基材上毯覆性地形成掩膜层，接着图案化掩膜层，以曝露下方硅基材的暴露部分。接着，在含氧环境下进行热氧化，以氧化硅基材的曝露部分。接着，移除掩膜层。

[0004] 随着集成电路尺寸的缩小，越来越多利用浅沟渠隔离区来作为隔离结构。图1与图2是绘示浅沟渠隔离区的制作过程的中间阶段。首先，利用例如蚀刻方式形成开口于硅基材10中。将氧化物12填入开口内，直到氧化物12的上表面高于硅基材10的上表面，其中氧化物12较佳是氧化硅。开口具有一深宽比，其中深宽比等于深度D1对宽度W1的比值。当集成电路的尺寸持续缩小，深宽比也持续变大。对于40nm及其以下的技术而言，深宽比将会更大，有时会远大于7.0。对于32nm技术而言，深宽比可大于10。

[0005] 深宽比的增加造成一些问题。请参照图1，在填充开口时，高的深宽比将负面地导致孔洞14的生成，其中此孔洞14是在填充氧化物12的上区过早封闭的结果。经过化学机械研磨(Chemical Mechanical Polish；CMP)移除过量的氧化物12之后，浅沟渠隔离区16留在开口中，如图2所示。经过化学机械研磨之后，很可能曝露出孔洞14。在后续的工艺步骤中，可将导电材料，例如多晶硅，填充至开口中，而造成桥接，甚至在某些情况下造成集成电路的短路。

[0006] 传统上，常利用高密度等离子(High-Density Plasma；HDP)化学气相沉积或高深宽比工艺(High Aspect-Ratio Process；HARP)等两种方法中的一种方法来形成氧化物12。高密度等离子可以填充深宽比低于约6.0的间隙而不产生孔洞。高深宽比工艺可以填充深宽比低于约7.0的间隙而不产生孔洞。然而，当深宽比接近7.0时，虽然没有形成孔洞，但利用高深宽比工艺所形成的浅沟渠隔离区16的中央部分通常是薄弱的。这些薄弱的部分可能受到化学机械研磨工艺或氧化物湿式浸泡的损害，而在化学机械研磨工艺或氧化物湿式浸泡后造成一些孔洞。当深宽比进一步增加至大于7.0时，虽然采用了高深宽比工艺，但孔洞开始出现。因此，现存的填隙技术只可以填充深宽比低于7.0的空隙，而不会产生孔洞。因此，需要新的填隙技术。

发明内容

[0007] 因此，本发明的一目的就是在于提供一种集成电路结构的制造方法，其可在不产生孔洞下，形成具有大深宽比的浅沟渠隔离区。

[0008] 根据本发明的一方面，提供一种集成电路结构的制造方法，包括：提供一半导体基材，半导体基材包含一上表面；形成一开口由上表面延伸到半导体基材中；利用旋转涂布填充一前驱物至开口中；对前驱物进行蒸汽固化，以形成介电材料；在蒸汽固化后，对介电材料进行化学机械研磨；以及在化学机械研磨后，对介电材料进行蒸汽退火，其中进行该蒸汽固化与该蒸汽退火时是利用氢气与氧气，该蒸汽固化具有一第一氢与氧组合分压，该蒸汽退火具有一第二氢与氧组合分压，其中该第一氢与氧组合分压大于该第二氢与氧组合分压。

[0009] 根据本发明的另一方面，提供一种集成电路结构的制造方法，包括：提供一半导体基材，此半导体基材包含上表面；形成一开口由上表面延伸至半导体基材中；利用旋转涂布填充一第一介电材料至开口中；在第一温度的情况下，对第一介电材料进行蒸汽固化，以形成一第二介电材料；在蒸汽固化后，对第二介电材料进行化学机械研磨；以及在化学机械研磨之后，在低于第一温度的第二温度情况下，对第二介电材料进行蒸汽退火。

[0010] 有利地，通过应用本发明的实施例，可在不产生孔洞下，形成具有大深宽比，例如深宽比大于10或甚至更大的浅沟渠隔离区。

附图说明

[0011] 为了更完全了解本发明及其优点，现结合所附附图而参照以下的描述，其中：

[0012] 图1与图2是一种传统浅沟渠隔离的工艺剖面图；

[0013] 图3至图10是一种浅沟渠隔离实施例在制作过程中的中间阶段的剖面图。

[0014] 【主要组件符号说明】

[0015] 10：硅基材 12：氧化物

[0016] 14：孔洞 16：浅沟渠隔离区

[0017] 20：半导体基材 22：衬垫层

[0018] 24：掩膜层 26：光阻

[0019] 28：开口 32：沟渠

[0020] 34：衬氧化物 36：介电材料

[0021] 361：部分 362：部分

[0022] 40：介电材料 401：部分

[0023] 402：部分 42：浅沟渠隔离区

[0024] D1：深度 D2：深度

[0025] D3：深度 T：厚度

[0026] W1：宽度 W2：宽度

[0027] W3：宽度

具体实施方式

[0028] 本发明所提供的较佳实施例的制造与应用将详细讨论如下。然而，应该了解的一点是，本发明提供许多可应用的创新概念，这些创新概念可在各种特定背景中加以体现。所讨论的特定实施例仅是用以举例说明制造与应用本发明的特定方式，并非用以限制本发明的范围。

[0029] 本发明提供一种浅沟渠隔离区的创新工艺方法。在此图示出在制作本发明的一较佳实施例中的中间阶段。本发明内所有的各种视图与示范实施例中，相同参照号码用以标示相同组件。

[0030] 请参照图3，提供半导体基材20。在较佳实施例中，半导体基材20包含硅。然而，其它常用的材料，例如碳、锗、镓、砷、氮、铟、及/或磷等等，亦可包含在半导体基材20内。半导体基材20可由单系或复合材料所组成，并且可为块状基材或是绝缘层上有半导体(Semiconductor-On-Insulator；SOI)基材。

[0031] 衬垫层22与掩膜层(mask layer)24形成在半导体基材20上，其中衬垫层22为非必需的。衬垫层22较佳是利用例如热氧化工艺所形成的一薄膜，其中此薄膜至少包含氧化硅。衬垫层22可作为半导体基材20与掩膜层24之间的粘着层。衬垫层22亦可作为蚀刻掩膜层24时的蚀刻终止层。在较佳实施例中，掩膜层24为利用例如低压化学气相沉积(LPCVD)所形成的氮化硅。在其它实施例中，掩膜层24的形成是利用硅的热氮化、等离子增益化学气相沉积(PECVD)或等离子阳极氮化。在后续的光刻工艺期间，掩膜层24作为硬掩膜。形成光阻26于掩膜层24上，接着图案化光阻26，以在光阻26中形成开口28。

[0032] 请参照图4，经由开口28蚀刻掩膜层24与衬垫层22，以暴露出下方的半导体基材20。接着，蚀刻暴露出的半导体基材20，而形成沟渠32。接着，移除光阻26。接下来，较佳是进行清洗，以移除半导体基材20的原生氧化物。可利用稀释氟化氢(HF)来进行清洗。
在一示范实施例中，沟渠32的深度D2介于约 与约 之间，而宽度W2介于约
与约 之间。然而，熟悉此技术的人员将了解到整份说明书所载的尺寸仅是用以举例说明，可改变这些尺寸，以使其符合不同尺寸的集成电路。

[0033] 如图5所示，接着形成衬氧化物34于沟渠32中。在一实施例中，衬氧化物34可为热氧化物，且此热氧化物的较佳厚度介于约 到 之间。在其它实施例中，利用原位蒸汽生成(In-Situ Steam Generation；ISSG)方式形成衬氧化物34。可替代性地利用可形成共形(Conformal)氧化层的沉积技术，例如选区化学气相沉积法(Selective Area CVD；SACVD)、高深宽比工艺等等，来形成衬氧化物34。衬氧化物34的形成环绕沟渠32的角落，而可降低电场，因此可改善所形成的集成电路的性能。

[0034] 形成衬氧化物34后，沟渠32的残留部分有宽度W3与深度D3，其中宽度W3是在相同的准位如半导体基材20的上表面。深度D3对宽度W3的比值称为沟渠32的深宽比。由于衬氧化物34的小厚度，此深宽比接近于图4中的沟渠32的深宽比。在一示范实施例中，沟渠32的深宽比大于约7.0。在其它示范实施例中，深宽比可大于约8.5，或者甚至大于约10，虽然深宽比亦可为由低于约7.0至大于约10范围内的任何值。

[0035] 请参照图6，利用介电材料36填充沟渠32。介电材料36是利用旋转涂布方式所形成，因此介电材料36是一旋转涂布介电(Spin-On Dielectric；SOD)材料。在一示范实施例中，介电材料36至少包括全氢聚硅氮烷(-(SiH2NH)n-)。在后续步骤中，介电材料将转换成氧化硅，因此介电材料亦可称为前驱物。全氢聚硅氮烷是液体型式，因此全氢聚硅氮烷是液体可填满沟渠32而没有孔洞形成，纵使沟渠32的深宽比大于10。介电材料36至少包括覆盖在掩膜层24上表面上的部分361、以及在沟渠32中的部分362。部分361的厚度T会影响后续的制程，因此需加以控制。在一实施例中，厚度T介于约100nm与约900nm之间。

[0036] 接下来，进行蒸汽固化。在一实施例中，使用包含氢和氧的工艺气体，且在升高的温度下进行蒸汽固化。亦可添加载气，例如氮气。氢与氧相互反应而形成水蒸汽(H2O)，蒸汽用来固化介电材料36并且将介电材料36转换成为固态且稳定的材料。在此例子中，介电材料36至少包括全氢聚硅氮烷，且蒸汽固化将全氢聚硅氮烷转换成氧化硅。一种示范的化学反应方程式可表示为：

[0037] -(SiH2NH)-+2H2O-＞SiO2+NH3+2H2 [1]

[0038] 蒸汽固化之前与经过蒸汽固化之后材料的结构图标于图7中。值得注意的一点是，此反应产生氧化硅、氨与氢，其中氨与氢呈气态，因此只留下氧化硅。图8是绘示经过蒸汽固化之后所产生的结构，其中介电材料40为蒸汽固化所产生的材料。

[0039] 除了转换和固化介电材料36外，蒸汽固化步骤亦具有致密化与改善所生成的氧化硅的机械特性的功能。在蒸汽固化期间，较佳是对介电材料40覆盖在掩膜层24的上表面上的部分401实质完全地致密化。在一实施例中，致密化的程度可利用湿蚀刻率比值(Wet Etching Rate Ratio；WERR)来加以测量，其是测量相对于热氧化硅的湿蚀刻率，一湿蚀刻可多快蚀刻一介电材料(例如氧化硅)。举例而言，(一介电材料)湿蚀刻率比值为2是指此介电材料的蚀刻是热氧化硅的两倍快。在受到实质完全地致密化时，介电材料部分401的湿蚀刻率比值例如小于约2。在另一方面，部分402(特别是部分402的底部)较佳是只受到部分地致密化，且部分402的湿蚀刻率比值可大于约2，且更佳系大于约5。可以了解的是，介电材料40的性质可由顶端朝底部逐渐地改变，因此部分402的上部亦可具有低湿蚀刻率比值，此低湿蚀刻率比值接近于部分401的湿蚀刻率比值。达成此结果的示范工艺条件例如包括温度大于约1000℃，更佳为大于约1100℃，以及退火的时间约2至3小时。蒸汽固化的氢与氧的组合分压对全部工艺气体的压力的比值较佳是大于约0.5。

[0040] 接着，进行化学机械研磨，以移除介电材料部分401，而形成如图9所示的结构。掩膜层24可作为化学机械研磨的终止层。介电材料40的余留部分形成浅沟渠隔离区42。在上述的蒸汽固化步骤中，部分401的机械性质已获得改善，因此可进行化学机械研磨而不伤害掩膜层24或浅沟渠隔离区42。

[0041] 在化学机械研磨步骤后，对图9所示的结构进行蒸汽退火。较佳的是，蒸汽退火导致了浅沟渠隔离区42的性质的增进。换句话说，蒸汽退火导致浅沟渠隔离区42的致密。进行蒸汽退火时可利用与蒸汽固化步骤相似的工艺气体与载气，其中工艺气体包括形成蒸汽的氢和氧，以及载气，例如氮气。应注意的一点是，蒸汽退火亦造成半导体基材20的逆氧化，特别是沟渠32(请参照图5)中的半导体基材20的侧壁部分。此外，氧化的程度会受到温度、蒸汽的分压、及/或蒸汽退火的时间的影响。希望蒸汽退火造成浅沟渠隔离区42的实质完整致密化，且半导体基材20所产生的逆氧化越不严重越好。为了达到这样的效果，蒸汽退火的温度较佳是低于蒸汽固化的温度。此外，在蒸汽退火中氢与氧的组合分压低于蒸汽固化中氢与氧的组合分压。在一示范实施例中，蒸汽退火的温度约600℃，且蒸汽退火的氢与氧的组合分压对上所有工艺气体的压力的比值小于约30％。换句话说，在蒸汽退火中氢与氧的分压可小于蒸汽固化的各分压的约60％。蒸汽退火的时间可为约2到3个小时。实验结果已显示出温度的控制对于有效致密化浅沟渠隔离区42而言是重要的，且可尽可能地减少逆氧化作用。实验的结果已显露出，若蒸汽退火的温度由约600℃上升到约
700℃，则受到氧化的半导体基材的厚度加倍。因此，蒸汽退火的温度的精心控制是相当重要。

[0042] 在蒸汽退火之后，可进行干式退火，其中退火的温度可约1050℃至约1100℃。在干式退火中，并未导入蒸汽。

[0043] 如图10所示，接着移除掩膜层24与衬垫层22。掩膜层24若是由氮化硅所组成，可通过利用热磷酸(H3PO4)的湿式清洗工艺来加以移除，而若衬垫层22是由氧化硅所组成，可利用稀释的氟化氢来加以移除。值得注意的一点是，浅沟渠隔离区42已经过致密化，因此衬垫层22的移除将不会导致浅沟渠隔离区42的显著部分遭到移除。如前段所述，衬垫层22为非必需的，因此在替代实施例中可不形成。

[0044] 在如图10所示的所产生的结构中，相较于未经过蒸汽退火的浅沟渠隔离材料，浅沟渠隔离区42具有改善的性质。性质的改善由降低的湿蚀刻率比值反应出，其中此湿蚀刻率比值可小于约2。实验已显示出，浅沟渠隔离区42的湿蚀刻率比值可低于约1.30，此湿蚀刻率比值可媲美利用高深宽工艺所形成的氧化硅的湿蚀刻率比值(约1.25)。反观，若只进行蒸汽固化(没有进行蒸汽退火)，湿蚀刻率比值可能达到6或7。湿蚀刻率比值高达6或7的情况下，在常用于后续集成电路制程中的湿式浸泡工艺中，例如金属氧化物半导体(MOS)晶体管的栅极形成前的预先清洗，会损失浅沟渠隔离区的一半厚度，而使所产生的浅沟渠隔离区不堪使用。

[0045] 本发明的实施例具有几个有利特征。两阶段工艺(在化学机械研磨之前的蒸汽固化与化学机械研磨之后的蒸汽退火)有利于增进浅沟渠隔离区42的性质，而不会造成半导体基材20的过度氧化。反观，若利用蒸汽固化来完全致密化浅沟渠隔离区42(部分402，请参照图8)，但不借助蒸汽退火，半导体基材20的显著部分将受到氧化，且浅沟渠隔离区之间的主动区的尺寸会不利地受到缩减。通过利用两阶段蒸汽固化/退火工艺，可利用有机旋转涂布介电质技术可用来进行浅沟渠隔离区的间隙的填充，因此浅沟渠隔离区的深宽比可大于约10而无孔洞形成。

[0046] 虽然本发明及其优点已详细描述如上，然应该了解到的一点是，在不偏离权利要求书所界定的本发明的精神与范围下，当可在此进行各种改变、取代以及修正。此外，本申请案的范围并非用以将本发明的范围限制在说明书所描述的工艺、机械、制造、物质成分、手段、方法以及步骤的特定实施例中。任何在此技术领域中具有通常知识者，将可轻易从本发明的揭露中了解到，现存或日后所发展出的可与上述的对应的实施例执行实质相同的功能、或达到实质相同的结果的工艺、机械、制造、物质成分、手段、方法或步骤，可依据本发明来加以应用。因此，所附的权利要求书是用以将这类工艺、机械、制造、物质成分、手段、方法或步骤含括在其范围内。