用于测量栅介质层的电学厚度的接触焊盘及其测量结构

摘要

本发明提供一种用于测量栅介质层的电学厚度的接触焊盘及其测量结构，属于半导体制造技术领域。本发明提供的接触焊盘中，通过构图减小现有技术中的底层焊盘金属层的面积，使其小于或者等于栅电极的面积，并用面积小于顶层焊盘金属层的互连金属层代替层间焊盘金属层，从而增大第一焊盘金属层的寄生电容的电容间距，因此该接触焊盘的寄生电容能大大减小。使用包括该发明的接触焊盘以及用于从半导体衬底引出电极的接触焊盘的测量结构对栅介质层的电学厚度进行测量时，测量准确性高。

权利要求

1.一种接触焊盘，用于测量半导体衬底上形成的栅介质层的电学厚度，包括顶层焊盘金属层和底层焊盘金属层，底层焊盘金属层通过第一金属栓塞与栅电极连接；其特征在于，所述底层焊盘金属层的面积等于或者小于所述栅电极的面积；顶层焊盘金属层和底层焊盘金属层之间通过互连金属层和第二金属栓塞连接，所述互连金属层的面积小于顶层焊盘金属层的面积。

2.根据权利要求1所述的接触焊盘，其特征在于，所述半导体衬底为P型衬底。

3.根据权利要求1所述的接触焊盘，其特征在于，所述互连金属层的面积是第二金属栓塞在平行于半导体衬底表面方向的截面积的两到三倍。

4.根据权利要求1所述的接触焊盘，其特征在于，所述接触焊盘还包括底层焊盘金属层与半导体衬底之间的层间电介质层。

5.根据权利要求1所述的接触焊盘，其特征在于，所述接触焊盘还包括底层焊盘金属层与顶层焊盘金属层之间的金属层间介质层。

6.根据权利要求1所述的接触焊盘，其特征在于，所述栅电极为多晶硅栅电极或者金属栅电极。

7.根据权利要求1所述的接触焊盘，其特征在于，所述互连金属层为两层或两层以上，每层互连金属层的面积相等。

8.根据权利要求1所述的接触焊盘，其特征在于，所述第一金属栓塞为钨栓塞。

9.根据权利要求1所述的接触焊盘，其特征在于，所述第二金属栓塞为钨栓塞或者铜栓塞。

10.一种测量结构，用于测量栅介质层的电学厚度，包括：半导体衬底，

形成于半导体衬底之上的栅介质层，

形成与栅介质层之上的栅电极，

用于从半导体衬底引出电极的第二接触焊盘，

以及第一接触焊盘；

所述第一接触焊盘包括顶层焊盘金属层和底层焊盘金属层，底层焊盘金属层通过第一金属栓塞与栅电极连接；其特征在于，所述底层焊盘金属层的面积等于或者小于所述栅电极的面积；顶层焊盘金属层和底层焊盘金属层之间通过互连金属层和第二金属栓塞连接，所述互连金属层的面积小于顶层焊盘金属层的面积。

11.根据权利要求10所述的测量结构，其特征在于，所述半导体衬底为P型衬底，在所述半导体衬底中形成MOS有源器件。

12.根据权利要求10所述的测量结构，其特征在于，所述第二接触焊盘通过金属栓塞与半导体衬底的高掺杂P型区域形成欧姆接触。

说明书

用于测量栅介质层的电学厚度的接触焊盘及其测量结构

技术领域

[0001] 本发明属于半导体制造技术领域，具体涉及一种用于测量栅介质层的电学厚度的接触焊盘及其测量结构。

背景技术

[0002] 对于MOS器件，形成于半导体衬底之上的栅介质层的厚度相当关键，其可以决定MOS器件的阈值电压的准确性。因此，需要通过WAT(WaferAcceptance Test，晶圆允收测试)测量栅介质层的电学厚度Tox。现有技术中，测量栅介质层的电学厚度Tox的基本原理是：通过对栅介质层进行CV(电容-电压特性曲线)测试然后依据电容计算出等效的电学厚度值Tox。

[0003] 为WAT测试栅介质层的CV，一般需要从衬底引出第一电极和从栅介质层的栅电极引出第二电极。图1所示为现有技术的栅介质层电学厚度的测量结构示意图。其中，110为半导体衬底，120为形成于半导体衬底之上的栅介质层，130为形成与栅介质层之上的栅电极，栅电极130和半导体衬底110之间形成MOS栅电容。用于测量栅介质层120的电学厚度的接触焊盘包括用于从半导体衬底引出电极的第二接触焊盘(Pad)150和用于从栅介质层的栅电极引出电极的第一接触焊盘140。第二接触焊盘150包括顶层焊盘金属层156、第一层焊盘金属层152、第二层焊盘金属层154。其中，金属栓塞151用于连接第一层焊盘金属层152与半导体衬底，111为高掺杂半导体衬底区域，这样能够使金属栓塞151与半导体衬底区域111之间形成欧姆接触；金属栓塞153用于连接第一层焊盘金属层152与第二层焊盘金属层154；金属栓塞155用于连接第二层焊盘金属层154与顶层焊盘金属层156。因此，第二接触焊盘150与半导体衬底之间几乎不会产生寄生电容。对于第一接触焊盘140，其同样包括顶层焊盘金属层146、底层焊盘金属层142、第二层焊盘金属层144(也称层间焊盘金属层)。底层焊盘金属层142和栅电极130之间为ILD(Inter Layer Dielectrics，层间电介质)层，金属栓塞141用于连接底层焊盘金属层142和栅电极130；底层焊盘金属层142与第二层焊盘金属层144之间为IMD(Interconnect Metal Dielectric，金属层间介质)层，金属栓塞143用于连接底层焊盘金属层142与第二层焊盘金属层144；第二层焊盘金属层144与顶层焊盘金属层146之间为IMD层，金属栓塞145用于连接第二层焊盘金属层144与顶层焊盘金属层146。其中顶层焊盘金属层146与第二层焊盘金属层144的图案对应相同。由于第一接触焊盘140与半导体衬底110之间是通过栅介质层120隔离的，底层焊盘金属层142与半导体衬底110之间的间隔距离为D1，第一接触焊盘的底层焊盘金属层142必然会与半导体衬底110之间形成一个等效的寄生电容C1。栅电极130与半导体衬底110之间形成的电容为CV测试的目标测试电容C。在测量栅介质层电学厚度的CV测试过程中，寄生电容C1与目标测试电容C并联，从而利用图1所示结构测量栅介质层电学厚度时，其接触焊盘的寄生电容易导致栅介质层电学厚度的测量值不准确。

发明内容

[0004] 本发明要解决的技术问题是，为减少接触焊盘结构的寄生电容对栅介质层电学厚度的测量的影响、提高栅介质层电学厚度的测量准确性，提供一种寄生电容相对较小的用于测量栅介质层电学厚度的接触焊盘。

[0005] 为解决以上技术问题，本发明提供的用于测量栅介质层的电学厚度的接触焊盘包括顶层焊盘金属层和底层焊盘金属层，底层焊盘金属层通过第一金属栓塞与栅电极连接；所述底层焊盘金属层的面积等于或者小于所述栅电极的面积；顶层焊盘金属层和底层焊盘金属层之间通过互连金属层和第二金属栓塞连接，所述互连金属层的面积小于顶层焊盘金属层的面积。

[0006] 根据本发明提供的接触焊盘，其中，所述半导体衬底为P型衬底。所述互连金属层的面积是第二金属栓塞在平行于半导体衬底表面方向的截面积的两到三倍。所述第一接触焊盘还包括底层焊盘金属层与半导体衬底之间的层间电介质层。所述第一接触焊盘还包括底层焊盘金属层与顶层焊盘金属层之间的金属层间介质层。所述栅电极为多晶硅栅电极或者金属栅电极。所述互连金属层为两层或两层以上，每层互连金属层的面积相等。所述第一金属栓塞为钨栓塞。

[0007] 本发明进一步提高一种包括以上所述接触焊盘的测量结构，用于测量栅介质层的电学厚度，包括：

[0008] 半导体衬底，

[0009] 形成于半导体衬底之上的栅介质层，

[0010] 形成与栅介质层之上的栅电极，

[0011] 用于从半导体衬底引出电极的第二接触焊盘，

[0012] 以及第一接触焊盘；

[0013] 所述第一接触焊盘包括顶层焊盘金属层和底层焊盘金属层，底层焊盘金属层通过第一金属栓塞与栅电极连接；所述底层焊盘金属层的面积等于或者小于所述栅电极的面积；顶层焊盘金属层和底层焊盘金属层之间通过互连金属层和第二金属栓塞连接，所述互连金属层的面积小于顶层焊盘金属层的面积。

[0014] 根据本发明提供的测量结构，其中，所述半导体衬底为P型衬底，在所述半导体衬底中形成MOS有源器件。所述第二接触焊盘通过金属栓塞与半导体衬底的高掺杂P型区域形成欧姆接触。

[0015] 本发明的技术效果是，通过构图减小现有技术中的底层焊盘金属层的面积，使其小于或者等于栅电极的面积，并用面积小于顶层焊盘金属层的互连金属层代替层间焊盘金属层，从而增大第一焊盘金属层的寄生电容的电容间距。因此，用于引出栅电极的接触焊盘的寄生电容能大大减小。使用包括该发明的接触焊盘以及用于从半导体衬底引出电极的接触焊盘的测量结构对栅介质层的电学厚度进行测量时，测量准确性高。

附图说明

[0016] 图1是现有技术的栅介质层电学厚度的测量结构示意图；

[0017] 图2是本发明提供的栅介质层电学厚度的测量结构示意图；

[0018] 图3是第一接触焊盘的俯视图。

具体实施方式

[0019] 为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步的详细描述。

[0020] 图2所示为本发明提供的栅介质层电学厚度的测量结构示意图，在该图中同时包括本发明提供的接触焊盘240。如图2所示，在该实施例中，该测量结构用于测量P型半导体衬底上形成的栅介质层220的电学厚度，测量结构包括半导体衬底210、栅介质层220、栅电极230、第一接触焊盘240、第二接触焊盘250。P型半导体衬底210上构图形成栅介质层220，对准栅介质层220构图形成相应的栅电极230，栅电极230可以为高掺杂的多晶硅或金属电极。栅介质层220的图案及其面积不受本发明限制，在该实施例中，栅介质层220为用于形成高压MOS器件的栅介质层，其厚度为90纳米，栅介质层220的面积为7000平方微米(100微米×70微米)，具体栅介质层的厚度以及面积不受本发明限制；由于主流工艺都是在P型半导体衬底上形成MOS管的栅介质层，因此该实施例中也以P型半导体衬底为例。

[0021] 继续如图2所示，在半导体衬底210上区域掺杂形成高掺杂P型区域211，第二接触焊盘250从高掺杂P型区域211上引出。第二接触焊盘250包括顶层焊盘金属层256，第一层焊盘金属层252，第二层焊盘金属层254以及金属栓塞251、253、255。其中，金属栓塞251用于连接第一层焊盘金属层252与半导体衬底210，211为高掺杂P型区域，这样能够使金属栓塞251与高掺杂P型区域211之间形成欧姆接触；金属栓塞253用于连接第一层焊盘金属层252与第二层焊盘金属层254；金属栓塞255用于连接第二层焊盘金属层254与顶层焊盘金属层256。因此，第二接触焊盘250与半导体衬底之间几乎不会产生寄生电容。

[0022] 继续如图2所示，第一接触焊盘240形成于栅电极230之上。第一接触焊盘240包括顶层焊盘金属层246，底层焊盘金属层242，互连金属层244以及金属栓塞241、243、245。与后端互连结构类似，底层焊盘金属层242与半导体衬底210之间为ILD层，金属栓塞241用于连接栅电极230和底层焊盘金属层242，金属栓塞241的具体数量不受本发明限制，在该实施例中为三个，金属栓塞241可以为钨栓塞。底层焊盘金属层242的面积小于或者等于栅电极230的面积，在该实施例中，底层焊盘金属层242对应形成与栅电极230之上，底层焊盘金属层242与栅电极230的图案和面积均相等。互连金属层244不同于现有技术图
1中的第二层焊盘金属层144，244的面积小于顶层焊盘金属层246的面积，金属栓塞243用于连接互连金属层244和底层焊盘金属层242，金属栓塞245用于连接互连金属层244和顶层焊盘金属层246；底层焊盘金属层242和顶层焊盘金属层246之间除互连金属层和金属栓塞之外，均填充IMD层。在该实施例中，只有一个金属栓塞245和金属栓塞243，金属栓塞可以245、243可以为钨栓塞或者铜栓塞；互连金属层244的面积为金属栓塞的最大截面积(平行于半导体衬底表面方向的截面积)的2-3倍，一般情况下，金属栓塞的截面积范围为几百平方纳米左右，而顶层焊盘金属层246由于需要搭接外部的探针，其尺寸范围在几百微米数量级，在该实施例中，顶层焊盘金属层246的面积为6300平方微米(70微米×90微米)。由上可知，在该实施例中，金属栓塞244的面积远远小于顶层焊盘金属层246的面积。

[0023] 为进一步说明图2所示结构中顶层焊盘金属层、底层焊盘金属层、互连金属层之间的面积关系，提供图3所示的第一接触焊盘的俯视图。所述“面积”均是指在平行于半导体衬底表面方向的面积。如图3所示，底层焊盘金属层242的面积与栅电极的面积相等，互连金属层244的面积大于金属栓塞243的面积但小于顶层焊盘金属层246的面积。

[0024] 以图2所示结构进行栅介质层电学厚度测量时，顶层焊盘金属层246和256上分别搭探针可以测试栅介质层220的CV曲线，从而计算出栅介质层220电学厚度值。由以上所述可知，图2所述结构中的第一接触焊盘240相比图1所示现有技术的第一接触焊盘140，其底层焊盘金属层面积减小、用面积较小的互连金属层代替第二焊盘金属层，从而使第一接触焊盘的寄生电容的电容间距由D1变为图2所示的D2，其中D2为ILD层的厚度与IMD层的厚度之和。根据电容的计算可知，电容的大小反比于电容间距D，因此，图2所示结构的第一接触焊盘240的寄生电容将大大减小。采用图2所示的第一接触焊盘和第二接触焊盘的测量结构测量栅介质层的电学厚度时，测量准确性大大增加。

[0025] 需要进一步指出的是，图2所示实施例中只给出了一层互连金属244，互连金属层也可以为两层或者两层以上，但是每层互连金属层的面积均小于顶层焊盘金属层，每层互连金属层的面积相等，相互之间可以通过金属栓塞对应连接。

[0026] 在不偏离本发明的精神和范围的情况下还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实施例。