一种数字信号解码方法，包括以下步骤：微处理器接收待解码数字信号；微处理器读取一个低电平时间段，并存储于一第一寄存器内；微处理器读取下一个高电平时间段，并存储于一第二寄存器内；微处理器读取出第一寄存器内的值TL及第二寄存器内的值TH，并将TH与TL作比值TR＝TH/TL；微处理器根据所述比值TR与两个分别对应逻辑“1”及“0”的比例常数作比较来解码得出逻辑“1”或“0”；所述微处理器将解码后的逻辑“1”或“0”信号发送给后续执行电路。所述数字信号解码方法在时钟不精准的情况下也可正确地解码。
1.一种数字信号解码方法，用于对一电子设备所接收的待解码数字信号进行解码，所述电子设备通过一微处理器对所述待解码数字信号进行解码，所述数字信号解码方法包括以下步骤：所述微处理器接收所述待解码数字信号；
所述微处理器读取第一个低电平时间段，并存储于一第一寄存器内；
所述微处理器读取第一个高电平时间段，并存储于一第二寄存器内；
所述微处理器读取出所述第一寄存器内的值TL及第二寄存器内的值TH，并将TH与TL作比值TR＝TH/TL；
所述微处理器比较所述比值TR与两个分别对应逻辑“1”及“0”的比例常数M及N，如果TR＝M，则解码结果为逻辑“1”，如果TR＝N，则解码结果为逻辑“0”；
所述微处理器将解码后的逻辑“1”或“0”信号发送给后续执行电路；
所述微处理器判断所述待解码数字信号是否解码完毕，如果解码完毕，则解码过程结束；
如果未解码完毕，所述微处理器读取后续待解码数字信号中第一个低电平时间段，并存储于所述第一寄存器；及所述微处理器读取后续待解码数字信号中第一个高电平时间段，并存储于所述第二寄存器内，然后返回至“所述微处理器读取出所述第一寄存器内的值TL及第二寄存器内的值TH，并将TH与TL作比值TR＝TH/TL”的步骤。
2.如权利要求1所述的数字信号解码方法，其特征在于：所述比例常数M＝3，所述比例常数N＝1。
3.如权利要求1所述的数字信号解码方法，其特征在于：所述微处理器为一单片机。
4.如权利要求1所述的数字信号解码方法，其特征在于：所述电子设备为一遥控接收设备。
5.如权利要求4所述的数字信号解码方法，其特征在于：所述待解码数字信号为一遥控器发出的控制信号。
6.如权利要求1所述的数字信号解码方法，其特征在于：判断所述待解码数字信号是否解码完毕是通过事先设定一数字信号的长度参数，每解码一位数字信号后，一初始解码状态下置0的计数器加1，当所述计数器的值等于所述长度参数时，则所述待解码数字信号解码完毕，否则未解码完毕。
数字信号解码方法
技术领域
[0001] 本发明涉及一种解码方法，特别涉及一种数字信号解码方法。
背景技术
[0002] 目前，大部分数字电子设备都需要对数字控制信号进行解码操作后再执行相应的命令，所述电子设备一般是通过微处理器(如单片机)进行解码的。
[0003] 如图1所示，为现有技术中的一种解码方法，其解码方法为在时钟信号低电平的半个周期t/2(如t/2＝0.56ms)过后，上升沿触发并延迟大于半个时钟信号周期t/2且小于一个时钟信号周期t的特定时间段td(如td＝t/2+t/4＝0.56+0.56/2＝0.84ms)，如果此时信号处于高电平(图中虚线位置)，则解码后为逻辑“1”(如图1上部分波形图)；反之，如果此时信号处于低电平，则解码后为逻辑“0”(如图1下部分波形图)。
[0004] 以上解码方法在时钟准确时解码正确，但如果由于某些原因(如晶体振荡器本身不精准)导致时钟不精准时，上述解码方法就可能产生误码现象。如图2所示，为在时钟不精准时根据图1的解码方法对逻辑“0”的数字信号的解码波形图，如果时钟不精准即时钟周期不是预期的时钟周期(如实际t/2＝0.392ms，预期t/2＝0.56ms)，则此时上述特定时间段td大于了实际的一个时钟周期，即(td＝0.84ms)＞(t＝0.392ms*2＝0.784ms)，则对逻辑“0”数字信号的解码反而变为了逻辑“1”，这是因为上升沿触发并延迟上述特定时间段td后的信号处于了高电平(图中虚线位置)，而不是预期的低电平(即与图1中下半部分对逻辑“0”解码结果不同)，产生了误码。
[0005] 为解决上述误码问题，现有的一种解决方案是更换为精准的晶体振荡器但上述解决方案需要增加额外的元件，故提高了成本。
发明内容
[0006] 鉴于以上内容，有必要提供一种在时钟不精准时仍能正确解码的数字信号解码方法。
[0007] 一种数字信号解码方法，用于对一电子设备所接收的待解码数字信号进行解码，所述电子设备通过一微处理器对所述待解码数字信号进行解码，所述数字信号解码方法包括以下步骤：
[0008] 所述微处理器接收所述待解码数字信号；
[0009] 所述微处理器读取第一个低电平时间段，并存储于一第一寄存器内；
[0010] 所述微处理器读取第一个高电平时间段，并存储于一第二寄存器内；
[0011] 所述微处理器读取出所述第一寄存器内的值TL及第二寄存器内的值TH，并将TH与TL作比值TR＝TH/TL；
[0012] 所述微处理器比较所述比值TR与两个分别对应逻辑“1”及“0”的比例常数M及N，如果TR＝M，则解码结果为逻辑“1”，如果TR＝N，则解码结果为逻辑“0”；
[0013] 所述微处理器将解码后的逻辑“1”或“0”信号发送给后续执行电路；
[0014] 所述微处理器判断所述待解码数字信号是否解码完毕，如果解码完毕，则解码过程结束；
[0015] 如果未解码完毕，所述微处理器读取后续待解码数字信号中第一个低电平时间段，并存储于所述第一寄存器；及
[0016] 所述微处理器读取后续待解码数字信号中第一个高电平时间段，并存储于所述第二寄存器内，然后返回至“所述微处理器读取出所述第一寄存器内的值TL及第二寄存器内的值TH，并将TH与TL作比值TR＝TH/TL”的步骤。
[0017] 上述解码方法应用所述微处理器读取相邻高低电平的时间段并作比值，再根据上述比值与所述两个分别对应逻辑“1”及“0”的比例常数比较来得出解码结果，由于时钟在不精准时的时钟周期比预期值或高或低，但组成待解码数字信号的相邻高低电平的时间段的比值不会因此改变，故本发明解码方法在时钟不精准的情况下也可正确的解码，且不需重新更换精准的晶体振荡器或增加外部时钟电路，大大节省了成本。
附图说明
[0018] 下面结合附图及较佳实施方式对本发明作进一步详细描述：
[0019] 图1是现有技术中一种数字信号解码方法在时钟精准状态下对数字信号的解码波形图。
[0020] 图2是图1数字信号解码方法在时钟不精准状态下对数字信号的解码波形图。
[0021] 图3是本发明数字信号解码方法的较佳实施方式对数字信号的解码波形图。
[0022] 图4是本发明数字信号解码方法的较佳实施方式的流程图。
具体实施方式
[0023] 请参考图3，本发明数字信号解码方法用于对一电子设备(如一遥控接收设备)的待解码数字信号(如一遥控器发出的控制信号)进行解码，所述待解码数字信号的逻辑“1”为一个半周期低电平信号与一个M倍的半周期高电平信号(如M＝3，即3倍的半周期高电平信号)组合而成(如图3中T1与T2时间段)，所述待解码数字信号的逻辑“0”为一个半周期低电平信号与一个N倍的半周期高电平信号(如N＝1，即1倍的半周期高电平信号)组合而成(如图3中T3与T4时间段)，所述电子设备通过一微处理器(如一单片机)对所述待解码数字信号进行解码。
[0024] 请继续参考图4，所述数字信号解码方法的较佳实施方式包括以下步骤：
[0025] S1：所述微处理器接收所述待解码数字信号。
[0026] S2：所述微处理器读取第一个低电平时间段，并存储于一第一寄存器内，所述第一寄存器内的值记为TL。
[0027] S3：所述微处理器读取第一个高电平时间段，并存储于一第二寄存器内，所述第二寄存器内的值记为TH。
[0028] S4：所述微处理器读取出所述第一寄存器内的值TL及第二寄存器内的值TH，并将TH与TL作比值TR＝TH/TL。
[0029] S5：所述微处理器比较所述比值TR与所述比例常数M及N，如果TR＝M，则解码结果为逻辑“1”，如果TR＝N，则解码结果为逻辑“0”，本实施方式中比例常数M＝3，比例常数N＝1。
[0030] S6：所述微处理器将解码后的逻辑“1”或“0”信号发送给后续执行电路。
[0031] S7：所述微处理器判断所述待解码数字信号是否解码完毕，如果解码完毕，则解码过程结束。
[0032] S8：如果未解码完毕，所述微处理器读取后续待解码数字信号中第一个低电平时间段，并存储于所述第一寄存器。
[0033] S9：所述微处理器读取后续待解码数字信号中第一个高电平时间段，并存储于所述第二寄存器内，然后返回到步骤S4。
[0034] 其中，步骤S7中判断所述待解码数字信号是否解码完毕的方法，可通过事先设定一数字信号的长度参数如32，即一串待解码数字信号的长度固定的共32位，所述微处理器中设有一计数器并在初始解码状态下置0，每解码一位数字信号后，所述计数器加1，当所述计数器的值等于32时，则所述待解码数字信号解码完毕，否则未解码完毕。
[0035] 上述解码方法是根据相邻两高低电平时间段的比值来对数字信号进行解码的，这种解码方法在时钟不精准的情况下也可正确的解码，而不存在现有技术解码方法在时钟不精准发生误码的情况。该种方法在时钟不精准时不需重新更换精准的晶体振荡器或增加外部时钟电路，从而降低了成本。
