一种在铜凸缘和芯片装配之间有延展层的微电路封装体。所述延展层吸收了凸缘与安装在凸缘上的半导体器件之间的应力，可以大量减少作用于半导体器件的应力。此外，所述封装体提供了铜凸缘与TCE接近于铜的聚合物介电材料的组合，可以得到可靠性和传导性都有改善的低应力结构。
具有第一表面的基底，所述基底由铜、铜合金、银或银合金形成；
具有第一表面和第二表面的延展材料层，所述层的第一表面附着到基底的第一表面上；
具有第一表面和第二表面的阻隔层，阻隔层的第一表面附着到延展材料层的第二表面上；
具有第一表面和第二表面的金层，金层的第一表面附着到阻隔层的第二表面上；
具有第一表面和第二表面的共晶层，共晶层的第一表面附着到金层的第二表面上，所述共晶层由金锡(AuSn)合金、金硅(AuSi)合金、或金锗(AuGe)合金形成；
所述共晶层的所述第一表面用于装配半导体芯片在其上。
2.权利要求1的微电路封装体，其中延展材料层为银、铜、或银和铜的合金。
3.权利要求2的微电路封装体，其中延展材料层被电镀到基底的第一表面上。
4.权利要求2的微电路封装体，其中延展材料层通过镀、包覆、蒸发或溅射而施用到基底的第一表面上。
5.权利要求2的微电路封装体，其中延展材料层的硬度为小于80努普，厚度为
6.权利要求5的微电路封装体，其中阻隔层为镍或镍钴。
7.权利要求5的微电路封装体，其中共晶层是共晶温度为250℃或更高的焊料。
8.权利要求5的微电路封装体，其中基底为铜锆合金。
9.权利要求5的微电路封装体，其中基底的硬度大于80努普。
10.权利要求5的微电路封装体，其中金层的厚度为30-50微英寸。
11.权利要求1的微电路封装体，该封装体还具有附着的介电材料，其CTE为
12.权利要求11的微电路封装体，其中介电材料为高温聚合物材料，所述聚合物材料的组成包括选自以下的化学基团：氢化奎宁(HQ)、4，4-双酚(BP)、双(4-羟基苯基醚)(POP)、对苯二甲酸(TPA)、2，6-萘二甲酸(NPA)、4，4-苯甲酸(BB)、4-羟基苯甲酸(HBA)、
13.权利要求1的微电路封装体，其中基底是铜或铜合金。
14.权利要求13的微电路封装体，其中基底厚度是0.040-0.060英寸。
15.权利要求1的微电路封装体，其中基底是硬度大于80努普的铜或铜合金。
16.权利要求15的微电路封装体，其中基底硬度为85-100努普。
具有第一表面的基底，所述基底由铜、铜合金、银或银合金形成；
具有第一表面和第二表面的延展材料层，所述层的第一表面附着到基底的第一表面上；
具有第一表面和第二表面的阻隔层，阻隔层的第一表面附着到延展材料层的第二表面上；
具有第一表面和第二表面的金层，金层的第一表面附着到阻隔层的第二表面上；
具有第一表面和第二表面的共晶层，共晶层的第一表面附着到金层的第二表面上，所述共晶层由选自以下的无铅材料形成：锡银铜(SnAgCu)合金、锡银(SnAg)合金、锑锡(SbSn)合金、锡锌(SnZn)合金、锡铟(SnIn)合金和铋(Bi)；
所述共晶层的所述第一表面用于装配半导体芯片在其上。
18.权利要求17的微电路封装体，其还包括至少一个与所述共晶层的所述第二表面装配的半导体芯片。
19.权利要求1的微电路封装体，其还包括至少一个与所述共晶层的所述第二表面装配的半导体芯片。
20.权利要求5的微电路封装体，其中延展材料层的厚度为100-500微英寸。
21.权利要求9的微电路封装体，其中基底的硬度大于85-100努普。
具有延展层的微电路封装体
[0001] 与相关申请的交叉引用
[0002] 本申请请求享有美国临时专利申请No.60/858,020在35U.S.C.§119(e)下的权益，该申请于2006年11月9日提交，其公开内容通过引用结合在此。
[0003] 关于联邦政府资助研究或开发的声明
[0004] N/A
背景技术
[0005] 人们知道微电路封装体可用于容纳半导体器件或电路，但其实现可接受水平的可靠性和性能的成本相对昂贵。制造目标是低成本地生产高性能的微电路封装体。然而，目前已知构造的微电路封装体不能低成本实现所要求的性能水平。通常，已知的微电路封装体采用陶瓷材料来提供高的热性能和高的可靠性。
[0006] 为了实现容纳半导体器件或电路的微电路封装体的低成本、高热性能和高可靠性，应该满足以下标准：
[0007] 1.低成本基底材料的高热传导率；
[0008] 2.热膨胀系数(TCE)与基底材料匹配的低成本绝缘材料；以及
[0009] 3.较高热性能的芯片装配。
[0010] 许多高性能的微电路封装体使用陶瓷介电材料制造，其具有使用“凸缘(flange)”的热耗散结构，“凸缘”材料具有相匹配的TCE。容纳在陶瓷封装体中作为凸缘的典型材料包括铜-钨、铜/钼包覆结构、和碳化铝硅(AlSiC)。这些材料的优点在于其TCE相当接近于半导体器件的TCE。半导体器件典型的热膨胀系数为2.8-4.0ppm/℃。上述凸缘材料的TCE值为6.0-10.0ppm/℃。希望的TCE值低于10.0ppm/℃，这样，极端温度期间的伸与缩不会使半导体器件产生可导致其开裂的高应力水平。这些材料的缺陷是热传导率相当低，即150-240W/mK(瓦/米·开尔文)，且这些材料成本高。
[0011] 更好的凸缘材料可以是铜或铜合金，其原因至少如下。铜是通常可得到的材料，成本低，并且可以使用如冲压的高体积制造方法制造。此外，铜和铜合金的热传导率为350-400W/mK。在这些申请中将铜用于凸缘的技术障碍是铜和铜合金的TCE高(约17-20ppm/℃)。铜和半导体器件之间TCE的较大差异导致产生作用于半导体器件的巨大应力，这可能会在工作期间引起故障。此外，用于该申请中的传统介电材料是基于陶瓷的。陶瓷材料的TCE为约6-8ppm/℃，传统陶瓷介质和铜凸缘的组合会导致TCE的极大不匹配，从而导致介电材料的翘曲或开裂。
[0012] 为了将具有铜凸缘的传统封装体中作用于半导体器件的大应力影响降至最低，现有技术的方法在芯片装配中使用粘合剂。该方法使所应用的芯片装配更有延展性，但也有很大的弊病，因为粘合剂的热传导率非常低，这限制了芯片装配的性能。另一种现有技术的方法在芯片装配中使用高铅焊料，这使得能够使用更有延展性的焊料，但是高铅焊料由于环境争议也存在问题。还有一种现有技术的方法使用厚的金层用在半导体管芯(die)的背面，典型地为300微英寸，这使得在管芯上有金的缓冲层，但厚金层为产品增加了相当可观的成本。金层已应用于砷化镓管芯的背面，所述管芯用AuSn共晶焊料焊接到铜基底上，但该方法传统上限于一侧＜3mm的小器件，并且限于基本上正方形的器件。
[0013] 如前面指出，半导体器件与凸缘材料之间的TCE不匹配，会导致因为TCE不匹配诱导的应力而产生半导体器件或芯片附着的故障。此外，当陶瓷介电材料与铜凸缘一起使用时，陶瓷与铜之间TCE不匹配会在结构中导致形成大的应力，从而导致产生介电材料的极度翘曲或开裂。当半导体器件焊接到凸缘时，焊料在液态点的温度对于金锡合金为280℃，或者对于金硅共晶组合物为368℃。对于这些共晶体组合物，焊料在前述的温度下转变为固相。在该固相点下凸缘材料的顶层凝固并冷却到室温时，导致凸缘的底部收缩大于顶部的收缩，从而造成凸缘弯曲成凹形。该凹形使半导体器件处于弯曲应力中，而半导体器件中的这类拉伸应力会导致器件故障。
发明内容
[0014] 通过在铜凸缘与芯片装配之间使用延展层，本发明提供了符合以上所指优选标准的可靠的微电路封装体。该延展层吸收凸缘与半导体器件之间的应力，并可以大量减少作用于半导体器件上的应力。此外，本发明提供了铜凸缘与TCE接近于铜的聚合物介电材料的组合。聚合物材料的TCE为约17ppm/℃，这与铜有更近的匹配。该组合可得到温度循环时可靠耐用的低应力结构，并且还表现出低的成本和高的热性能。在一个实例中，应力可减少多达40％。因此，本发明提供了可靠性提高、热传导率明显改善的微电路封装体。在一个实例中，热传导率可以提高约2倍。
附图说明
[0015] 本发明通过结合附图在以下详细的说明书中得以更全面描述，其中：
[0016] 图1是根据本发明一个实施方案的电路封装体的透视图，没有盖子；
[0017] 图2是配有盖子的图1的电路封装体的透视图；和
[0018] 图3是根据本发明的举例说明几个层的电路封装体的图解正视图。
具体实施方式
[0019] 根据本发明的微电路封装体的一个实施方案在图1中显示。电路封装体100包括凸缘102、框架104和两个从封装体的相应侧面延伸的引脚106和108。框架104使引脚106和108与凸缘102电气绝缘，并且也彼此绝缘。半导体管芯110在框架104限定的区域内装配到芯片装配区112。管芯110通过共晶焊料或其它合适的焊料114装配到芯片装配区112。在图示说明的实施方案中只显示一个管芯，尽管两个或更多个管芯可以根据应用和用户需求典型地装配到芯片装配区112。
[0020] 共晶焊料114使管芯110与对面的凸缘102表面电连接。引脚106和108通过线连接引线120和122连接到管芯110的接触区。盖子200连接到框架104的对面四周，以包封管芯，如图2所图示。
[0021] 凸缘102形成底座，电路封装体的其它部分附着在其上，凸缘102还用作散热器，传导安装在封装体上的一个或多个半导体管芯发出的热。凸缘优选由铜或高铜合金制成，以提供高的电和热传导率。框架104由注塑成型的热塑性材料制成，并且成型到凸缘102及引脚106和108上。
[0022] 框架材料优选可以经受得起芯片焊接温度的液晶聚合物(LCP)，所述温度对于AuSn焊接典型地为280-330℃，或者对于AuSi焊接为390-420℃。优选的高温LCP框架材料进一步描述在例如申请人的现有美国专利US7,053,299中。高温聚合物材料的组成可以包括以下化学基团之一：氢化奎宁(HQ)、4，4-双酚(BP)、双(4-羟基苯基醚)(POP)、对苯二甲酸(terephalicacid)(TPA)、2，6-萘二甲酸(naphalene dicarboxylic acid)(NPA)、4，4-苯甲酸(BB)、4-羟基(hydrosy)苯甲酸(HBA)、6-羟基-2-萘甲酸(naptholic acid)(HNA)。
[0023] 引脚106和108优选由铜的合金制成，所述铜合金可以有许多或选的组成，如见述于上述专利7,053,299的那些。铜合金包括那些以UNS标号为人所指知的C19400、C15100、C19500、C19700、C50710、C19210、C19520、C18070、C19010、C70250、EFTEC-64T、KLF-25和MF224。
[0024] 根据本发明，延展层配备在凸缘和芯片装配之间。优选实施方案的多层结构在图3中举例说明。参照图3，微电路封装体包括铜或铜合金的凸缘或基底200，其具有贴覆在凸缘表面的延展层210，典型地为铜或银的。镍或镍钴的阻隔层212附着延展层上，金层214附着在镍层上。共晶焊料216典型为金-锡(AuSn)、金-硅(AuSi)或金-锗(AuGe)，其贴覆在金层上，一个或多个半导体管芯218附着在共晶焊料上。半导体管芯可以由以下材料制造：硅、砷化镓、氮化镓、或任何其它合适的半导体材料。
[0025] 凸缘200的厚度典型地为约0.040-0.060英寸。延展层210的厚度为约100-500微英寸。阻隔层212的厚度为约100-200微英寸。半导体管芯218的厚度典型地为约0.002-0.010英寸。金层214的厚度取决于所使用共晶焊料的类型。对于金-锡(AuSn)焊料，凸缘上金层的厚度为约30-50微英寸。
[0026] 在另一个实施方案中，对于具有金锡焊料的封装体，在约5微英寸的钯层上涂覆约25微英寸的金层。
[0027] 使用金-硅(AuSi)或金-锗(AuGe)的共晶焊料时，所述金层的厚度为约100-200微英寸。
[0028] 共晶焊料可以是无铅的焊料，如锡银铜(SnAgCu)、锡银(SnAg)、锑锡(SbSn)、锡锌(SnZn)、铋(Bi)和锡铟(SnIn)。对于采用这些无铅焊料的应用，在延展层上涂覆厚度约150微英寸的镍层。任选地，可以在镍层上涂覆约5微英寸的金的“喷镀”涂层。
[0029] 延展层210可以为铜、银、或铜和银的合金，延展层可以以几种不同的方式提供，如通过镀、包覆、蒸发、和溅射。延展层的硬度小于约80努普，其厚度为约100-1000微英寸，优选约100-500微英寸。
[0030] 为了高效地制造，凸缘200可以用更硬形式的铜或其它合适的材料制成，所述材料在制造过程中更加耐磨损，如耐划痕、刻痕等。优选硬度大于80努普，并且优选约85-100 Rockwell F。
[0031] 在优选实施方案中，凸缘10可以用铜锆合金(CDA151)制成，其硬度在期望的85-100 Rockwell F的范围内。
[0032] 作为比较，广泛使用的无氧铜(CDAlOl/102)非常柔软，易于留下刻痕和划痕等，并且其退火温度为约350℃。相比之下，CDA151铜的退火温度高于500℃，并具有明显更高的硬度。因此，更硬的凸缘材料更加稳定，适合用于高效的制造方法。
[0033] 本发明并不受限于详细显示和描述的内容，而是包括了权利要求的全部精神和范围。
