半导体器件及其制造方法

摘要

包括：硅衬底(10)，其具有沟道区域；栅电极(32)，其隔着栅极绝缘膜(26)形成在硅衬底(10)的沟道区域上；一对埋入半导体区域(58)，这些埋入半导体区域分别埋入在栅电极(32)两侧的硅衬底(10)的表面侧，并且一对埋入半导体区域对硅衬底(10)施加与硅衬底(10)的表面平行的第一方向的应力；以及应力源膜(48)，其与硅衬底(10)相接触地分别形成在沟道区域和一对埋入半导体区域(58)之间的硅衬底(10)上，并且应力源膜对硅衬底(10)施加与第一方向相反的第二方向的应力。由此能够大幅提高对MIS晶体管的工作速度产生较大影响的沟道区域端部处的载流子的注入速度，从而能够提高MIS晶体管的工作速度。

权利要求

1.一种半导体器件，其特征在于，包括：

硅衬底，其具有沟道区域；

栅电极，其隔着栅极绝缘膜而形成在所述硅衬底的所述沟道区域上；

一对埋入半导体区域，这些埋入半导体区域分别埋入在所述栅电极两侧的所述硅衬底的表面侧，所述埋入半导体区域由晶格常数比硅大的第一半导体材料形成，并且这些埋入半导体区域对所述硅衬底施加与所述硅衬底的表面平行的第一方向的应力；以及应力源膜，分别形成在所述沟道区域和所述一对埋入半导体区域之间的所述硅衬底上，与所述硅衬底相接触，并且对所述硅衬底施加与所述第一方向相反的第二方向的应力。

2.根据权利要求1所述的半导体器件，其特征在于，所述第一半导体材料是SiGe。

3.根据权利要求1或2所述的半导体器件，其特征在于，所述应力源膜由晶格常数比硅小的第二半导体材料形成。

4.根据权利要求3所述的半导体器件，其特征在于，所述第二半导体材料是SiC。

5.根据权利要求1或2所述的半导体器件，其特征在于，所述应力源膜由热膨胀系数比硅大的金属硅化物材料形成。

6.根据权利要求5所述的半导体器件，其特征在于，所述应力源膜延伸形成在所述埋入半导体区域上。

7.根据权利要求1或2所述的半导体器件，其特征在于，所述应力源膜是氮化硅膜。

8.根据权利要求7所述的半导体器件，其特征在于，所述氮化硅膜是形成在所述栅电极的侧壁部分的侧壁绝缘膜。

9.一种半导体器件，其特征在于，包括：

硅衬底，其具有沟道区域；

栅电极，其隔着栅极绝缘膜而形成在所述硅衬底的所述沟道区域上；

一对埋入半导体区域，这些埋入半导体区域分别埋入在所述栅电极两侧的所述硅衬底的表面侧，所述埋入半导体区域由晶格常数比硅小的第一半导体材料形成，并且这些埋入半导体区域对所述硅衬底施加与所述硅衬底的表面平行的第一方向的应力；以及应力源膜，分别形成在所述沟道区域和所述一对埋入半导体区域之间的所述硅衬底上，与所述硅衬底相接触，并且对所述硅衬底施加与所述第一方向相反的第二方向的应力。

10.根据权利要求9所述的半导体器件，其特征在于，所述第一半导体材料是SiC。

11.根据权利要求9或10所述的半导体器件，其特征在于，所述应力源膜由晶格常数比硅大的第二半导体材料形成。

12.根据权利要求11所述的半导体器件，其特征在于，所述第二半导体材料是SiGe。

13.根据权利要求2或12所述的半导体器件，其特征在于，所述SiGe中的锗的组成比是15～25％。

14.根据权利要求4或10所述的半导体器件，其特征在于，所述SiC中的碳的组成比是

1～3％。

15.一种半导体器件的制造方法，其特征在于，包括：

在硅衬底上，隔着栅极绝缘膜而形成栅电极的工序；

在所述栅电极的一对侧壁部分形成第一侧壁绝缘膜的工序；

在所述栅电极以及未被所述第一侧壁绝缘膜覆盖的区域的所述硅衬底上，形成第一半导体层的工序，其中，所述第一半导体层对所述硅衬底施加与所述硅衬底的表面平行的第一方向的应力；

在形成有所述第一侧壁绝缘膜的所述栅电极的一对侧壁部分形成第二侧壁绝缘膜的工序；

将所述栅电极、所述第一侧壁绝缘膜以及所述第二侧壁绝缘膜作为掩模，对所述第一半导体层以及所述硅衬底进行蚀刻，去除未被所述第二侧壁绝缘膜覆盖的区域的所述第一半导体层，并在所述硅衬底上形成沟槽的工序；以及在所述沟槽内埋入第二半导体层的工序，其中，所述第二半导体层对所述硅衬底施加与所述第一方向相反的第二方向的应力。

16.根据权利要求15所述的半导体器件的制造方法，其特征在于，在埋入所述第二半导体层的工序之后还包括如下工序：在所述第二半导体层上形成金属硅化物膜，并将所述第二侧壁绝缘膜下的所述第一半导体层置换成所述金属硅化物膜。

17.一种半导体器件的制造方法，其特征在于，包括：

在硅衬底上，隔着栅极绝缘膜而形成栅电极的工序；

在所述栅电极的一对侧壁部分形成由氮化硅膜构成的侧壁绝缘膜的工序，其中，所述侧壁绝缘膜对所述硅衬底施加与所述硅衬底的表面平行的第一方向的应力；

将所述栅电极以及所述侧壁绝缘膜作为掩模，对所述硅衬底进行蚀刻，在未被所述栅电极以及所述侧壁绝缘膜覆盖的区域的所述硅衬底上形成沟槽的工序；以及在所述沟槽内埋入半导体层的工序，其中，所述半导体层对所述硅衬底施加与所述第一方向相反的第二方向的应力。

说明书

半导体器件及其制造方法

技术领域

[0001] 本发明涉及半导体器件及其制造方法，特别涉及通过对MIS晶体管的沟道区域施加应力来提高了工作速度的半导体器件及其制造方法。

背景技术

[0002] 作为提高半导体器件的工作速度的方法之一，已知对MIS晶体管的沟道区域施加应力的方法。当硅晶体受到应力而发生变形时，原来是各向同性的硅晶体的能带结构(band structure)的对称性受到破坏，发生能级的分离。能带结构变化，其结果，由于晶格振动所引起的载流子扩散的减少和有效质量的减少，能够提高载流子的移动性。 [0003] 在N型MIS晶体管中，通过在沟道方向上施加拉伸应力，能够提高电子移动性。相反地，在P型MIS晶体管中，通过在沟道方向上施加压缩应力，能够提高空穴移动性。与电子成为载流子的N型晶体管相比，空穴成为载流子的P型MIS晶体管的载流子移动性低，对构成了CMOS电路时的工作速度带来很大影响，因此格外期待改善载流子移动性。 [0004] 图22是表示在非专利文献1中记载的现有的P型MIS晶体管的结构的概略剖面图。

[0005] 在硅衬底200上，隔着栅极绝缘膜202形成有栅电极204。栅电极204的正下方的硅衬底200的表面部成为晶体管的沟道区域。在栅电极204两侧的硅衬底200内，分别形成有杂质扩散区域206。在形成有杂质扩散区域206的区域的硅衬底200的表面侧埋入有SiGe膜208。在栅电极204上以及SiGe膜上形成有硅化物膜210。

[0006] 由于在杂质扩散区域206中埋入晶格常数比硅大的SiGe膜208，所以在SiGe膜208中沿着与硅衬底200的表面平行的方向上产生压缩应力。由于该影响，在SiGe膜208中沿着与硅衬底200的表面垂直的方向上还产生使晶格延伸的变形。

[0007] 而且，在被SiGe膜208夹着的硅衬底200的沟道区域，受到SiGe膜 208延伸的拖曳，沿着与硅衬底200的表面垂直的方向上产生使晶格延伸的变形。其结果，在沟道区域中，能够沿着与硅衬底200的表面平行的方向上产生压缩应力。

[0008] 专利文献1：美国专利第6621131号说明书

[0009] 非 专 利 文 献 1：Thompson，E.E.，et al.，IEEE Transactions on ElectronDevices，vol.51，Nov.11，November，2004，pp.1790-1797

发明内容

[0010] 发明要解决的课题

[0011] 然而，在上述现有的半导体器件中，不能说对沟道区域施加的变形量足够大，因此为了进一步的高速化而要求提高对沟道区域施加的晶格变形程度。

[0012] 本发明的目的在于，提供一种在通过施加应力来提高工作速度的半导体器件中能够有效地向沟道区域导入晶格变形的半导体器件的结构及其制造方法。 [0013] 用于解决课题的方法

[0014] 根据本发明的一观点，提供一种半导体器件，其包括：硅衬底，其具有沟道区域；栅电极，其隔着栅极绝缘膜形成在所述硅衬底的所述沟道区域上；一对埋入半导体区域，这些埋入半导体区域分别埋入在所述栅电极两侧的所述硅衬底的表面侧，并且这些埋入半导体区域对所述硅衬底施加与所述硅衬底的表面平行的第一方向的应力；以及应力源膜，其与所述硅衬底相接触地分别形成在所述沟道区域和所述一对埋入半导体区域之间的所述硅衬底上，并且所述应力源膜对所述硅衬底施加与所述第一方向相反的第二方向的应力。 [0015] 另外，根据本发明的其他观点，提供一种半导体器件的制造方法，其包括：在硅衬底上，隔着栅极绝缘膜形成栅电极的工序；在所述栅电极的一对侧壁部分形成第一侧壁绝缘膜的工序；在所述栅电极以及未被所述第一侧壁绝缘膜覆盖的区域的所述硅衬底上，形成第一半导体层的工序，其中，所述第一半导体层对所述硅衬底施加与所述硅衬底的表面平行的第一方向的应 力；在形成有所述第一侧壁绝缘膜的所述栅电极的一对侧壁部分形成第二侧壁绝缘膜的工序；将所述栅电极、所述第一侧壁绝缘膜以及所述第二侧壁绝缘膜作为掩模，对所述第一半导体层以及所述硅衬底进行蚀刻，去除未被所述第二侧壁绝缘膜覆盖的区域的所述第一半导体层，并在所述硅衬底上形成沟槽的工序；以及，在所述沟槽内埋入第二半导体层的工序，其中，所述第二半导体层对所述硅衬底施加与所述第一方向相反的第二方向的应力。

[0016] 另外，根据本发明的另一观点，提供一种半导体器件的制造方法，其包括：在硅衬底上，隔着栅极绝缘膜形成栅电极的工序；在所述栅电极的一对侧壁部分形成由氮化硅膜构成的侧壁绝缘膜的工序，其中，所述侧壁绝缘膜对所述硅衬底施加与所述硅衬底的表面平行的第一方向的应力；将所述栅电极以及所述侧壁绝缘膜作为掩模，对所述硅衬底进行蚀刻，在未被所述栅电极以及所述侧壁绝缘膜覆盖的区域的所述硅衬底上形成沟槽的工序；以及，在所述沟槽内埋入半导体层的工序，其中，所述半导体层对所述硅衬底施加与所述第一方向相反的第二方向的应力。

[0017] 发明效果

[0018] 根据本发明，在MIS晶体管中的栅电极两侧的硅衬底的表面侧形成用于施加与硅衬底的表面平行的第一方向(压缩方向或拉伸方向)的应力的一对埋入半导体区域，在沟道区域和埋入半导体区域之间的硅衬底上，与硅衬底相接触地形成应力源膜，该应力源膜用于施加与第一方向相反的第二方向(拉伸方向或压缩方向)的应力，因此能够大幅提高对MIS晶体管的工作速度带来较大影响的沟道区域端部处的载流子的注入速度。由此，能够提高MIS晶体管的工作速度。

附图说明

[0019] 图1是表示本发明的第一实施方式的半导体器件的结构的概略剖面图。 [0020] 图2是表示在源极/漏极区域中埋入有应力源(stressor)的晶体管的各种结构的概略剖面图。

[0021] 图3是表示利用有限元模拟器(finite element simulator)来预测沿着与硅衬底表面平行的方向产生的沟道区域的变形量的结果的曲线图(其一)。

[0022] 图4是表示通过由SiGe膜构成的应力源对硅衬底施加的应力的状态的概略图。 [0023] 图5是表示利用有限元模拟器来预测沿着与硅衬底表面平行的方向产生的沟道区域的变形量的结果的曲线图(其二)。

[0024] 图6是表示本发明第一实施方式的半导体器件的埋入半导体区域的沟道侧端部的形状的图。

[0025] 图7是表示本发明的第一实施方式的半导体器件的制造方法的工序剖面图(其一)。 [0026] 图8是表示本发明的第一实施方式的半导体器件的制造方法的工序剖面图(其二)。 [0027] 图9是表示本发明的第一实施方式的半导体器件的制造方法的工序剖面图(其三)。 [0028] 图10是表示本发明的第一实施方式的半导体器件的制造方法的工序剖面图(其四)。 [0029] 图11是表示本发明的第一实施方式的半导体器件的制造方法的工序剖面图(其五)。 [0030] 图12是表示本发明的第一实施方式的半导体器件的制造方法的工序剖面图(其六)。 [0031] 图13是表示本发明的第一实施方式的半导体器件的制造方法的工序剖面图(其七)。 [0032] 图14是表示本发明的第二实施方式的半导体器件的结构的概略剖面图。 [0033] 图15是表示本发明的第二实施方式的半导体器件的制造方法的工序剖面图(其一)。 [0034] 图16是表示本发明的第二实施方式的半导体器件的制造方法的工序剖面图(其二)。 [0035] 图17是表示本发明的第二实施方式的半导体器件的制造方法的工序剖面图(其三)。 [0036] 图18是表示本发明的第二实施方式的半导体器件的制造方法的工序剖面图(其四)。 [0037] 图19是表示本发明的第三实施方式的半导体器件的结构的概略剖面图。 [0038] 图20是表示本发明的第三实施方式的半导体器件的制造方法的工序剖面图。 [0039] 图21是表示本发明的第四实施方式的半导体器件的结构的概略剖面图。 [0040] 图22是表示现有的半导体器件的结构的概略剖面图。

[0041] 附图标记的说明

[0042] 10硅衬底

[0043] 12、20、52氧化硅膜

[0044] 14、30氮化硅膜

[0045] 16元件分离槽

[0046] 18元件分离膜

[0047] 22 P型阱

[0048] 24 N型阱

[0049] 26栅极绝缘膜

[0050] 28多晶硅膜

[0051] 32栅电极

[0052] 34、36、42杂质扩散区域

[0053] 38、40、50侧壁绝缘膜

[0054] 44、54光致抗蚀剂膜

[0055] 46、56沟槽

[0056] 48 SiC膜

[0057] 58 SiGe膜

[0058] 60镍硅化物膜

[0059] 100硅衬底

[0060] 102 SiGe膜

[0061] 104栅电极

[0062] 106栅极绝缘膜

[0063] 108 延伸部

[0064] 200 硅衬底

[0065] 202 栅极绝缘膜

[0066] 204 栅电极

[0067] 206 杂质扩散区域

[0068] 208 SiGe膜

[0069] 210 硅化物膜

[0070] 212 侧壁绝缘膜

[0071] 具体实施方式

[0072] [第一实施方式]

[0073] 利用图1至图13，对本发明的第一实施方式的半导体器件及其制造方法进行说明。

[0074] 图1是表示本实施方式的半导体器件的结构的概略剖面图，图2是表示在源极/漏极区域中埋入有应力源的晶体管的各种结构的概略剖面图，图3以及图5是表示利用有限元模拟器来预测沿着与硅衬底表面平行的方向产生的沟道区域的变形量的结果的曲线图，图4是表示通过由SiGe膜构成的应力源对硅衬底施加的应力的状态的概略图，图6是表示本实施方式的半导体器件的埋入半导体区域的沟道侧端部的形状的图，图7至图13是表示本实施方式的半导体器件的制造方法的工序剖面图。

[0075] 首先，利用图1，对本实施方式的半导体器件的结构进行说明。 [0076] 在硅衬底10上形成有用于划分元件区域的元件分离膜18。此外，在图1中，中央的元件分离膜18的左侧的元件区域为N型晶体管形成区域，中央的元件分离膜18的右侧的元件区域为P型晶体管形成区域。

[0077] 在N型晶体管形成区域的硅衬底10内形成有P型阱22。在P型晶体管形成区域的硅衬底10内形成有N型阱24。

[0078] 在N型晶体管形成区域的硅衬底10上，隔着栅极绝缘膜26形成有栅电极32。栅电极32的正下方的硅衬底10的表面部成为N型晶体管的沟道区域。在栅电极32两侧的硅衬底10内形成有杂质扩散区域34。在栅电极32的侧壁部分形成有侧壁绝缘膜38、40、50。在未被侧壁绝缘膜38、40覆 盖的区域的硅衬底10的表面侧，埋入有SiC膜48(在本说明书中，将该SiC膜48称为“埋入半导体区域”)。在栅电极32上以及未被侧壁绝缘膜
50覆盖的区域的SiC膜48上形成有镍硅化物膜60。这样，在N型晶体管形成区域形成有N型晶体管，在该N型晶体管的源/漏区域源极/漏极区域内埋入有SiC膜48。 [0079] 在P型晶体管形成区域的硅衬底10上，隔着栅极绝缘膜26形成有栅电极32。栅电极32的正下方的硅衬底10的表面部成为P型晶体管的沟道区域。在栅电极32两侧的硅衬底10内形成有杂质扩散区域42。在栅电极32的侧壁部分形成有侧壁绝缘膜38、40、50。
在未被侧壁绝缘膜38、40、50覆盖的区域的硅衬底10的表面侧，埋入有SiGe膜58(在本说明书中，将该SiGe膜58称为“埋入半导体区域”)。在侧壁绝缘膜50和硅衬底10之间形成有SiC膜48(在本说明书中，将该SiC膜48称为应力源膜)。在栅电极32上以及SiGe膜58上形成有镍硅化物膜60。这样，在P型晶体管形成区域形成有P型晶体管，在该P型晶体管的源极/漏极区域内埋入有SiGe膜58，而且该P型晶体管具有在沟道区域和SiGe膜58之间的硅衬底10上形成的SiC膜48。

[0080] 本实施方式的半导体器件的主要特征在于P型晶体管的源极/漏极区域的结构。即，本实施方式的P型晶体管，不仅在源极/漏极区域内埋入有SiGe膜58，而且具有在沟道区域和SiGe膜58之间的硅衬底10上形成的SiC膜48。

[0081] 下面，详细说明如上所述那样构成P型晶体管的源极/漏极区域的理由。 [0082] 如上所述，作为在P型晶体管的沟道区域内产生压缩变形的结构，已知在源极/漏极区域内埋入有晶格常数比硅大的SiGe的结构(埋入型)。

[0083] 图2(a)、(b)、(c)是表示埋入型晶体管的各种结构的概略剖面图。在各图中，100是硅衬底，102是SiGe膜，104是栅电极，106是栅极绝缘膜，108是由SiGe膜构成的延伸部。

[0084] 图2(a)是仅在源极/漏极区域内埋入有SiGe膜102的结构，图2(b)以及图2(c)是如下结构：除了在源极/漏极区域内埋入有SiGe膜102之外，在沟道区域和SiGe膜102之间的硅衬底100上也设置有由SiGe膜构成的延伸部108。在图2(a)以及图2(b)的结构中，SiGe膜108的与沟道区域侧的侧面部分相接触的部分由Si(111)的晶面(facet)构成，在图2(c)的结构中，SiGe膜102的与沟道区域侧的侧面部分相接触的面由与硅衬底100的表面垂直的晶面构成。此外，图2(b)以及图2(c)所示的结构记载在由同一申请人申请的JP特愿2006-162134号说明书中。

[0085] 图3是表示针对图2所述的各结构的半导体器件，利用有限元模拟器来预测沿着与硅衬底100的表面平行的方向产生的沟道区域的变形量的结果的曲线图。横轴表示与栅电极104的中央部分相距的距离，纵轴表示变形量(压缩变形)的大小。纵轴的负值越大，就表示变形量越大。图2(a)、(b)、(c)中记载的虚线是变形量的测定位置。在图3中，分别用“结构A”、“结构B”、“结构C”来表示图2(a)、(b)、(c)的结构。 [0086] 如图3所示，在上述所有结构中，沟道区域端部的变形量均大于沟道区域中央部的变形量。其原因在于，越接近沟道区域中央部，则离作为应力源的SiGe膜102越远。 [0087] 在未设置有由SiGe膜构成的延伸部108的图2(a)的结构(结构A)中，能够使沟道区域端部的变形量大，但是沟道区域中央部的变形量小。在对图2(a)的结构的基础上附加SiGe膜的延伸部108而成的图2(b)的结构(结构B)中，可以看到沟道区域中央部的变形量的改善效果，但是沟道区域端部的变形量减少。在由与衬底表面垂直的晶面构成与SiGe膜102的沟道区域侧的侧面部分相接触的面的图2(c)的结构(结构C)中，能够抑制沟道区域端部的变形量的减少，同时能够增加沟道区域中央部的变形量。 [0088] 要改善晶体管的工作速度，则增加在沟道区域端部(源极端部)处的载流子的注入速度是非常重要的，因此要求增加在源极端部处的变形量。上述图2(c)的结构能够在抑制沟道区域端部的变形量的减少的同时能够增加沟道区域中央部的变形量，所以能够提供理想的特性，但是为了进一步改善特性，要求增加沟道区域端部的变形量。 [0089] 接着，针对图2(c)的结构，研究应力源对硅衬底100产生的应力。 [0090] 图4是表示通过由SiGe膜102构成的应力源对硅衬底100施加的应力的状态的概略图。图4(a)是表示通过埋入在源极/漏极区域内的SiGe膜102对硅衬底100施加的应力的状态的概略图，图4(b)是表示仅通过由SiGe膜构成的延伸部108对硅衬底100施加的应力的状态的概略图。

[0091] 如图4(a)所示，埋入在源极/漏极区域内的SiGe膜102，在与硅衬底100的表面平行的方向上，其晶格常数与衬底的硅相匹配，因此实质上成为晶格在深度方向上被延伸的状态。即，在与此相接触的硅部分的晶格，也同样在深度方向上被延伸，其结果，处于在与硅衬底100的表面平行的方向上受到压缩应力的状态。

[0092] 另一方面，如图4(b)所示，由SiGe膜构成的延伸部108的晶格常数在与硅衬底100的表面平行的方向上与衬底的硅相匹配，因此对延伸部108的正下方的硅的晶格在与衬底表面平行的方向上施加拉伸应力。

[0093] 这样，观察在与硅衬底100的表面平行的方向上向沟道区域所施加的应力，则由SiGe膜102所导入的应力和由延伸部108所导入的应力的方向彼此相反。因此，在图2(c)的结构中，由SiGe膜102所导入的应力和由延伸部108所导入的应力相互干涉，这会使沟道区域端部的变形量减少。

[0094] 因此，在本实施方式的半导体器件中，设置由晶格常数比硅小的材料(SiC)构成的延伸部(SiC膜48)来代替由SiGe膜构成的延伸部，从而能够在与硅衬底10的表面平行的方向上施加压缩应力。通过如此构成半导体器件，使由埋入在源极/漏极区域内的SiGe膜58所导入的应力和通过由SiC膜48构成的延伸部所导入的应力，在与硅衬底10的表面平行的方向上为同一方向，从而能够改善沟道区域端部的变形量。

[0095] 图5是表示利用有限元模拟器来预测沿着与硅衬底表面平行的方向产生的沟道区域的变形量的结果的曲线图。横轴表示与栅电极的中央部分相距的距离，纵轴表示变形量的大小。纵轴的负值越大，就表示变形量越大。图中，“第一实施例”以及“第二实施例”指的是由SiC构成延伸部的本实施方式的半导体器件的情况，“结构B”以及“结构C”指的是图2(b)以及(c)的半导体器件的情况。另外，“第一实施例”指的是SiC膜的碳浓度为2％的情况，“第二实施例”指的是SiC膜的碳浓度为3％的情况。

[0096] 根据图5所示可知，与由SiGe构成了延伸部的结构B以及结构C的情况相比，在由SiC膜构成了延伸部的第一实施例以及第二实施例中，能够大幅增加沟道区域端部的变形量。

[0097] 另一方面，由于由SiC膜构成延伸部，所以沟道区域中央部的变形量减少。另外，碳浓度越高即相对于硅的晶格常数差越大，则沟道区域中央部的变形量的减少程度就越增加。

[0098] 优选地，要改善晶体管的工作速度，则要增加沟道区域中央部的变形量。但是，为了改善晶体管的工作速度，增加沟道区域端部(源极端部)处的载流子的注入速度是非常重要的。若增加在源极端部处的载流子的注入速度，则由于其惯性而在沟道区域内能够高速传输载流子。特别地，在栅极长度极其短的未来的器件中，沟道中央部的载流子移动性的减小会非常小，所以晶体管的工作速度的改善效果会提高。

[0099] 如上所述，越增加SiC膜的碳浓度，能够使沟道区域端部的变形量越大，但是沟道区域中央部分的变形量就变小。因此，优选地，根据要求晶体管所具有的特性来适当地设定延伸部的SiC膜的碳浓度。

[0100] 对本申请的发明人所研究出的栅极长度为0.03μm左右的P型晶体管而言，从图5的结果可知，将延伸部的SiC膜的碳浓度优选设定为3％以下，更优选设定为低于3％，进一步优选设定为2％以下。另一方面，延伸部的SiC膜的碳浓度优选为1％以上。其原因在于，在低于1％时，与硅的晶格常数差变得过小，无法发挥作为应力源的作用。 [0101] 图6是表示本实施方式的半导体器件的埋入半导体区域的沟道侧端部形状的图。 [0102] 假设用于将埋入半导体区域(SiGe膜58)埋入的沟槽(trench)56的沟道区域侧的侧壁与衬底法线方向之间的朝向栅电极32方向的倾斜角为θ，则优先具有θ＞0的关系(参照图6(a))。

[0103] 在沟槽56的沟道区域侧的侧壁由与衬底法线方向平行的(011)面构成的情况下(θ＝0度)，由于(001)面上的晶体生长速度快，因此在所形成的SiGe膜58中形成晶面线，该晶面线是由于在不同的面方位上的晶体生长相冲突所产生的。而且，该晶面线转化为晶体中的缺陷线。因此，优选地，沟槽56的沟道区域侧的侧壁满足角度θ大于0度的关系，以使凹面(recess)方位从(011)面偏离。

[0104] 另外，沟槽56的沟道区域侧的上端部可以设置在延伸部(SiC膜48)的下方(参照图6(b))。但是，若延伸部不与硅衬底10的表面相接触，则不能发挥应力源的功能，因此延伸部的至少一部分必须与硅衬底10的表面相接触。

[0105] 接着，利用图7至图13，对本实施方式的半导体器件的制造方法进行说明。 [0106] 首先，在硅衬底10上，例如通过900℃的干式氧化来形成例如膜厚为10nm的氧化硅膜12。

[0107] 接着，在氧化硅膜12上，例如通过CVD法，形成例如膜厚为112nm的氮化硅膜14(图7(a))。氮化硅膜14是，例如利用SiH2Cl2和NH3作为原料气体，以衬底温度750℃来堆积而成的。

[0108] 接着，通过光刻法(photolithography)以及干式蚀刻法(dry etching)，在氮化硅膜14、氧化硅膜12以及硅衬底10上形成图案，在元件分离区域的硅衬底10内形成元件分离槽16(图7(b))。

[0109] 接着，在对元件分离槽16的内壁进行氧化处理后，例如通过等离子体CVD法来在整个面上堆积氧化硅膜，从而在元件分离槽16内埋入氧化硅膜。

[0110] 接着，例如通过CMP法，对氧化硅膜进行研磨，直至氮化硅膜14露出为止，使得只有氧化硅膜残留在元件分离槽16内。这样，形成由埋入在元件分离槽16内的氧化硅膜构成的元件分离膜18(图7(c))。

[0111] 接着，例如通过使用加热到150℃的磷酸的湿式蚀刻法(wet etching)，去除由元件分离膜16划分的元件区域上的氮化硅膜14。

[0112] 接着，例如通过使用氟酸水溶液的湿式蚀刻法，去除元件区域上的氧化硅膜12(图8(a))。

[0113] 接着，例如通过热氧化法，形成作为牺牲氧化膜的氧化硅膜20。 [0114] 接着，通过光刻法，形成用于覆盖P型晶体管形成区域且使N型晶体管形成区域露出的光致抗蚀剂(photo resist)膜(未图示)，然后离子注入P形杂质，从而在N型晶体管形成区域的硅衬底10内形成P型阱22。

[0115] 同样，通过光刻法，形成用于覆盖N型晶体管形成区域且使P型晶体管形成区域露出的光致抗蚀剂膜(未图示)，然后离子注入N形杂质，从而在P型晶体管形成区域的硅衬底10内形成N型阱24(图8(b))。

[0116] 接着，例如通过使用氟酸水溶液的湿式蚀刻法，去除元件区域上的氧化硅膜20。 [0117] 接着，例如通过干式氧化，在元件区域上形成例如膜厚为1.5nm的氧化硅膜，从而形成由氧化硅膜构成的栅极绝缘膜26。

[0118] 接着，例如通过CVD法，在整个面上堆积例如膜厚为100nm的多晶硅膜28。 [0119] 接着，通过光刻法，形成用于覆盖P型晶体管形成区域且使N型晶体管形成区域露出的光致抗蚀剂膜(未图示)，然后离子注入N形杂质，从而在N型晶体管形成区域的多晶15 -2
硅膜28内选择性地导入N形杂质，例如选择性地导入8×10 cm 的磷。

[0120] 同样，通过光刻法，形成用于覆盖N型晶体管形成区域且使P型晶体管形成区域露出的光致抗蚀剂膜(未图示)，然后离子注入P形杂质，从而在P型晶体管形成区域的多晶15 -2
硅膜28内选择性地导入P形杂质，例如选择性地导入6×10 cm 的硼。

[0121] 接着，例如通过CVD法，在多晶硅膜28上形成例如膜厚为30nm的氮化硅膜30(图8(c))。

[0122] 接着，通过光刻法以及干式蚀刻法，在氮化硅膜30以及多晶硅膜28上形成图案，从而形成由多晶硅膜28构成的栅电极32(图9(a))。

[0123] 接着，通过光刻法，形成用于覆盖P型晶体管形成区域且使N型晶体管形成区域露出的光致抗蚀剂膜(未图示)，然后将光致抗蚀剂膜以及栅电极32作为掩模(mask)来离子注入N形杂质，从而在栅电极32两侧的硅衬底10内形成杂质扩散区域34。 [0124] 同样，通过光刻法，形成用于覆盖N型晶体管形成区域且使P型晶体管形成区域露出的光致抗蚀剂膜(未图示)，然后将光致抗蚀剂膜以及栅电极32作为掩模来离子注入P形杂质，从而在栅电极32两侧的硅衬底10内形成杂质扩散区域36(图9(b))。 [0125] 接着，例如通过CVD法，在整个面上依次堆积例如膜厚为3nm的氧化硅膜和例如膜厚为10nm的氮化硅膜。例如，将衬底温度设为500～600℃。

[0126] 接着，通过干式蚀刻法，对氮化硅膜以及氧化硅膜进行回蚀，从而在栅电极34的侧壁部分形成由氧化硅膜构成的侧壁绝缘膜38以及由氮化硅膜构成的侧壁绝缘膜40。 [0127] 接着，通过光刻法，形成用于覆盖N型晶体管形成区域且使P型晶体管形成区域露出的光致抗蚀剂膜(未图示)，然后将光致抗蚀剂膜、栅电极32以及侧壁绝缘膜38、40作为掩模来离子注入P形杂质，从而在栅电极32 两侧的硅衬底10内形成杂质扩散区域42(图10(a))。此外，在以下的说明中，为了便于说明，将杂质扩散区域36、42统称为杂质扩散区域42。

[0128] 接着，通过光刻法，形成用于覆盖P型晶体管形成区域且使N型晶体管形成区域露出的光致抗蚀剂膜44。

[0129] 接着，将光致抗蚀剂膜44、栅电极32以及侧壁绝缘膜38、40作为掩模，对硅衬底10进行干式蚀刻，从而在杂质扩散区域34内的硅衬底10的表面上形成深度为20nm左右的沟槽46(图10(b))。

[0130] 接着，例如通过灰化处理，去除光致抗蚀剂膜44。

[0131] 接着，例如通过分子束外延法(Molecular Beam Epitaxy)，在N型晶体管形成区域的沟槽46内以及P型晶体管形成区域的硅衬底10上，选择性地使例如膜厚为15nm的未掺杂的SiC膜48生长(图11(a))。在SiC膜48的生长中，例如使用SiH3CH3、SiH4、H2、HCl作为原料气体，将生长温度例如设为600℃。SiC膜48的组成比是碳浓度为1～3％左右，例如使用Si0.98C0.02(含有2％左右的碳)。

[0132] 接着，通过光刻法，形成用于覆盖P型晶体管形成区域且使N型晶体管形成区域露出的光致抗蚀剂膜(未图示)，然后将光致抗蚀剂膜、栅电极32以及侧壁绝缘膜38、40作为掩模，向N型晶体管形成区域的SiC膜48内离子注入N形杂质。离子注入条件是：例如，离15 -2
子种类为磷离子，加速能量为1keV，注入量为1×10 cm 。

[0133] 接着，通过光刻法，形成用于覆盖N型晶体管形成区域且使P型晶体管形成区域露出的光致抗蚀剂膜(未图示)，然后将光致抗蚀剂膜、栅电极32以及侧壁绝缘膜38、40作为掩模，向P型晶体管形成区域的SiC膜48内离子注入P形杂质。离子注入条件是：例如，离15 -2
子种类为硼离子，加速能量为0.5keV，注入量为1×10 cm 。

[0134] 接着，例如进行最高温度为950℃以下的短时间的退火(anneal)，从而对向SiC膜48导入的杂质进行活化处理。

[0135] 接着，例如通过CVD法，在整个面上堆积例如膜厚为20nm的氮化硅膜。 [0136] 接着，通过干式蚀刻法，对氮化硅膜进行回蚀，从而在形成有侧壁绝缘膜38、40的栅电极32的侧壁部分形成由氮化硅膜构成的侧壁绝缘膜50(图 11(b))。 [0137] 接着，例如通过CVD法，在整个面上形成例如膜厚为40nm的氧化硅膜52。例如，将衬底温度设为530℃以下。

[0138] 接着，通过光刻法，形成用于覆盖N型晶体管形成区域且使P型晶体管形成区域露出的光致抗蚀剂膜54。

[0139] 接着，将光致抗蚀剂膜54作为掩模，对氧化硅膜52进行蚀刻，从而选择性地去除P型晶体管形成区域的氧化硅膜52。

[0140] 接着，将光致抗蚀剂膜54、栅电极32以及侧壁绝缘膜38、40、50作为掩模，对SiC膜48以及硅衬底10进行干式蚀刻，从而在杂质扩散区域42内的硅衬底10的表面上形成深度为40nm左右的沟槽56(图12(a))。此时，被侧壁绝缘膜50覆盖的部分的SiC膜48未被去除，残留在侧壁绝缘膜50之下。

[0141] 接着，例如通过灰化处理，去除光致抗蚀剂膜54。

[0142] 接着，例如通过分子束外延法，在P型晶体管形成区域的沟槽56内，选择性地使例如膜厚为60nm的P形SiGe膜58生长(图12(b))。在SiGe膜58的生长中，例如使用SiH4、GeH4、H2、HCl、B2H6作为原料气体，例如将生长温度设为600℃。SiGe膜58的组成比是锗浓度为15～25％左右，例如使用Si0.80Ge0.20(含有20％左右的锗)。

[0143] 此外，当SiGe膜58的锗浓度低于15％时，与硅的晶格常数差过小，所以不能发挥应力源的作用。另一方面，当SiGe膜58的锗浓度超过25％时，与硅的晶格常数差过大，所以会发生分子重排(転位)。从该观点出发，SiGe膜58的锗浓度优选为15～25％，更优选为15～18％。

[0144] 接着，通过光刻法，形成用于覆盖P型晶体管形成区域且使N型晶体管形成区域露出的光致抗蚀剂膜(未图示)，然后将光致抗蚀剂膜、栅电极32以及侧壁绝缘膜38、40、50作为掩模，向N型晶体管形成区域的SiC膜48内离子注入N形杂质。离子注入条件是：例15 -2
如，离子种类为磷离子，加速能量为5keV，注入量为5×10 cm 。

[0145] 接着，通过光刻法，形成用于覆盖N型晶体管形成区域且使P型晶体管形成区域露出的光致抗蚀剂膜(未图示)，然后将光致抗蚀剂膜、栅电极32以及侧壁绝缘膜38、40、50作为掩模，向P型晶体管形成区域的SiGe膜58内离子注入P形杂质。离子注入条件是：例15 -2
如，粒子种类为硼离子，加速能量为3keV，注入量为6×10 cm 。

[0146] 接着，例如进行1000℃左右的短时间的退火，对向SiC膜48以及SiGe膜58导入的杂质进行活化处理。

[0147] 接着，例如通过干式蚀刻法，去除用于覆盖N型晶体管形成区域的氧化硅膜52以及用于覆盖栅电极32的氮化硅膜30(图13(a))。

[0148] 接着，例如通过溅射法，在整个面上堆积例如膜厚为10nm的镍膜。 [0149] 接着，例如通过300℃左右的短时间的退火，使镍膜和栅电极32发生反应，使镍膜和SiC膜48发生反应，以及使镍膜和SiGe膜58发生反应，从而在栅电极32上、SiC膜48上以及SiGe膜58上形成镍硅化物膜60(图13(b))。

[0150] 这样，形成图1所示的本实施方式的半导体器件。

[0151] 其后，与通常的半导体器件的制造工艺同样，反复形成层间绝缘膜以及配线层，从而完成半导体器件。

[0152] 这样，根据本实施方式，在P型MIS晶体管的源极/漏极区域内埋入SiGe膜，并在该SiGe膜和沟道区域之间的硅衬底上形成SiC膜，因此能够有效地对沟道区域端部施加压缩应力。由此，能够提高从沟道区域端部注入载流子的注入速度，而且能够提高P型MIS晶体管的工作速度。

[0153] [第二实施方式]

[0154] 利用图14至图18，对本发明的第二实施方式的半导体器件及其制造方法进行说明。此外，对于与图1至图13所示的第一实施方式的半导体器件及其制造方法相同的构成要素，标注相同的附图标记，并省略其说明或进行简洁的说明。

[0155] 图14是表示本实施方式的半导体器件的结构的概略剖面图，图15至图18是表示本实施方式的半导体器件的制造方法的工序剖面图。

[0156] 首先，利用图14对本实施方式的半导体器件的结构进行说明。 [0157] 在硅衬底10上，形成有用于划分元件区域的元件分离膜18。此外，在图14中，中央的元件分离膜18的左侧的元件区域为N型晶体管形成区域，中央的元件分离膜18的右侧的元件区域为P型晶体管形成区域。

[0158] 在N型晶体管形成区域的硅衬底10内形成有P型阱22。在P型晶体管形成区域的硅衬底10内形成有N型阱24。

[0159] 在N型晶体管形成区域的硅衬底10上，隔着栅极绝缘膜26形成有栅电极32。栅电极32的正下方的硅衬底10的表面部成为N型晶体管的沟道区域。在栅电极32两侧的硅衬底10内形成有杂质扩散区域34。在栅电极32的侧壁部分形成有侧壁绝缘膜38、40、50。在未被侧壁绝缘膜38、40、50覆盖的区域的硅衬底10的表面侧埋入有SiC膜48。在侧壁绝缘膜50和硅衬底10之间形成有SiGe膜58。在栅电极32以及SiC膜48上形成有镍硅化物膜60。这样，在N型晶体管形成区域内形成有N型晶体管，在该N型晶体管的源极/漏极区域内埋入有SiC膜48，而且该N型晶体管具有形成在沟道区域和SiC膜48之间的硅衬底10上的SiGe膜58。

[0160] 在P型晶体管形成区域的硅衬底10上，隔着栅极绝缘膜26形成有栅电极32。栅电极32的正下方的硅衬底10的表面部成为P型晶体管的沟道区域。在栅电极32两侧的硅衬底10内形成有杂质扩散区域42。在栅电极32的侧壁部分形成有侧壁绝缘膜38、40、50。在未被侧壁绝缘膜38、40覆盖的区域的硅衬底10的表面侧埋入有SiGe膜58。在栅电极32上以及未被侧壁绝缘膜50覆盖的区域的SiGe膜58上，形成有镍硅化物膜60。这样，在P型晶体管形成区域内形成有P型晶体管，在该P型晶体管的源极/漏极区域内埋入有SiGe膜58。

[0161] 本实施方式的半导体器件的主要特征在于N型晶体管的源极/漏极区域的结构。即，本实施方式的N型晶体管在源极/漏极区域内埋入有SiC膜48，并具有形成在沟道区域和SiC膜48之间的硅衬底10上的SiGe膜58。

[0162] N型晶体管与第一实施方式的P型晶体管相反地向沟道区域内导入拉伸变形，所以能够提高在沟道内流过的电子的移动性。

[0163] 因此，对N型晶体管而言，与第一实施方式的P型晶体管相反地，在源极/漏极区域内埋入有晶格常数比硅小且能够在与硅衬底10的表面平行的方向上施加拉伸应力的材料，例如为SiC膜48，而且在沟道区域和SiC膜48之间的硅衬底10上形成有晶格常数比硅大且能够在与硅衬底10的表面平行的方向上施加拉伸应力的材料，例如为SiGe膜58。 [0164] 通过如此构成N型晶体管，则与在源极/漏极区域仅形成SiC膜的情况相比，能够提高在沟道内流过的电子移动性。提高电子移动性的原理，除了应力的施加方向相反之外，与第一实施方式所示的P型晶体管的情况相同。

[0165] 接着，利用图15至图18，对本实施方式的半导体器件的制造方法进行说明。 [0166] 首先，例如与图7(a)至图10(a)所示的第一实施方式的半导体器件的制造方法同样，在硅衬底10上形成元件分离膜18、N型阱22、P型阱24、栅电极32、侧壁绝缘膜38、40以及杂质扩散区域34、42等(图15(a))。

[0167] 接着，通过光刻法，形成用于覆盖N型晶体管形成区域且使P型晶体管形成区域露出的光致抗蚀剂膜54。

[0168] 接着，将光致抗蚀剂膜54、栅电极32以及侧壁绝缘膜38、40作为掩模，对硅衬底10进行干式蚀刻，从而在杂质扩散区域42内的硅衬底10的表面上形成深度为40nm左右的沟槽56(图15(b))。

[0169] 接着，例如通过灰化处理，去除光致抗蚀剂膜54。

[0170] 接着，例如通过分子束外延法，在P型晶体管形成区域的沟槽56内以及N型晶体管形成区域的硅衬底10上，选择性地使例如膜厚为40nm的P形SiGe膜58生长(图16(a)。在SiGe膜58的生长中，例如使用SiH4、GeH4、H2、HCl、B2H6作为原料气体，例如将生长温度设为600℃。SiGe膜58的组成比是锗浓度为15～25％左右，例如使用Si0.80Ge0.20(含有
20％左右的锗)。

[0171] 此外，当SiGe膜58的锗浓度低于15％时，与硅的晶格常数差过小，所以不能发挥应力源的作用。另一方面，当SiGe膜58的锗浓度超过25％时，与硅的晶格常数差过大，所以会发生分子重排。从该观点出发，SiGe膜58的锗浓度优选为15～25％，更优选为15～18％。

[0172] 接着，例如通过CVD法，在整个面上堆积例如膜厚为20nm的氮化硅膜。 [0173] 接着，通过干式蚀刻法，对氮化硅膜进行回蚀，从而在形成有侧壁绝缘膜38、40的栅电极32的侧壁部分形成由氮化硅膜构成的侧壁绝缘膜50(图16(b))。

[0174] 接着，例如通过CVD法，在整个面上形成例如膜厚为40nm的氧化硅膜52。例如，将衬底温度设为530℃以下。

[0175] 接着，通过光刻法，形成用于覆盖P型晶体管形成区域且使N型晶体管形成区域露出的光致抗蚀剂膜44。

[0176] 接着，将光致抗蚀剂膜44作为掩模，对氧化硅膜52进行蚀刻，从而选择性地去除N型晶体管形成区域的氧化硅膜52(图17(a))。

[0177] 接着，将光致抗蚀剂膜44、栅电极32以及侧壁绝缘膜38、40、50作为掩模，对SiGe膜58以及硅衬底10进行干式蚀刻，从而在杂质扩散区域34内的硅衬底10的表面上形成深度为20nm左右的沟槽46(图17(b))。

[0178] 接着，例如通过灰化处理，去除光致抗蚀剂膜44。

[0179] 接着，例如通过分子束外延法，在N型晶体管形成区域的沟槽46内，选择性地使例如膜厚为15nm的未掺杂的SiC膜48生长(图18(a))。在SiC膜48的生长中，例如使用SiH3CH3、SiH4、H2、HCl作为原料气体，例如将生长温度设为600℃。SiC膜48的组成比是碳浓度为1～3％左右，例如使用Si0.98C0.02(含有2％左右的碳)。

[0180] 接着，例如通过干式蚀刻法，去除用于覆盖P型晶体管形成区域的氧化硅膜52。 [0181] 接着，通过光刻法，形成用于覆盖P型晶体管形成区域且使N型晶体管形成区域露出的光致抗蚀剂膜(未图示)，然后将光致抗蚀剂膜、栅电极32以及侧壁绝缘膜38、40、50作为掩模，向N型晶体管形成区域的SiC膜48内离子注入N形杂质。离子注入条件是：例15 -2
如，离子种类为磷离子，加速能量为5keV，注入量为5×10 cm 。

[0182] 接着，通过光刻法，形成用于覆盖N型晶体管形成区域且使P型晶体管形成区域露出的光致抗蚀剂膜(未图示)，然后将光致抗蚀剂膜、栅电极32以及侧壁绝缘膜38、40、50作为掩模，向P型晶体管形成区域的SiGe膜58内离子注入P形杂质。离子注入条件是：例15 -2
如，离子种类为硼离子，加速能量为3keV，注入量为6×10 cm 。

[0183] 接着，例如与图13(b)所示的第一实施方式的半导体器件的制造方法同样，在栅电极32上、SiC膜48上以及SiGe膜58上形成镍硅化物膜60(图18(b))。

[0184] 这样，形成图14所示的本实施方式的半导体器件。

[0185] 其后，与通常的半导体器件的制造工艺同样，反复形成层间绝缘膜以及 配线层，从而完成半导体器件。

[0186] 这样，根据本实施方式，则在N型MIS晶体管的源极/漏极区域内埋入有SiC膜，并且在该SiC膜和沟道区域之间的硅衬底上形成有SiGe膜，因此能够有效地对沟道区域端部施加拉伸应力。由此，能够提高从沟道区域端部注入的载流子的注入速度，而且能够提高N型MIS晶体管的工作速度。

[0187] [第三实施方式]

[0188] 利用图19以及图20，对本发明的第三实施方式的半导体器件及其制造方法进行说明。此外，对于与图1至18所示的第一以及第二实施方式的半导体器件及其制造方法相同的构成要素，标注相同的附图标记，并省略其说明或进行简洁的说明。 [0189] 图19是表示本实施方式的半导体器件的结构的概略剖面图，图20是表示本实施方式的半导体器件的制造方法的工序剖面图。

[0190] 首先，利用图19对本实施方式的半导体器件的结构进行说明。 [0191] 本实施方式的半导体器件，除了P型晶体管的结构与图1所示的第一实施方式的半导体器件不同以外，其他与图1所示的第一实施方式的半导体器件相同。 [0192] 在P型晶体管形成区域的硅衬底10上，隔着栅极绝缘膜26形成有栅电极32。栅电极32的正下方的硅衬底10的表面部成为P型晶体管的沟道区域。在栅电极32两侧的硅衬底10内形成有杂质扩散区域42。在栅电极32的侧壁部分形成有侧壁绝缘膜38、40、50。在未被侧壁绝缘膜38、40、50覆盖的区域的硅衬底10的表面侧埋入有SiGe膜58。在栅电极32上以及SiGe膜58上，形成有镍硅化物膜60。形成在SiGe膜58上的镍硅化物膜60延伸形成在侧壁绝缘膜50的下方的硅衬底10上。这样，在P型晶体管形成区域形成有P型晶体管，在该P型晶体管的源极/漏极区域内埋入有SiGe膜58，并且该P型晶体管具有从SiGe膜58起延伸形成在沟道区域和SiGe膜58之间的硅衬底10上的镍硅化物膜
60。

[0193] 这样，本实施方式的半导体器件的主要特征在于，形成在SiGe膜58上的镍硅化物膜60延伸形成在沟道区域和SiGe膜58之间的硅衬底10上。

[0194] 由于镍硅化物的热膨胀系数比硅大，因此若以400～500℃左右的温度形成镍硅化物后降温至室温，则成为对硅施加压缩应力的应力源。即，延伸形成在硅衬底10与SiGe膜58之间的硅衬底10上的镍硅化物膜60，发挥与第一实施方式的半导体器件的P型晶体管中的SiC膜48同样的效果，能够提高P型晶体管的载流子移动性。

[0195] 接着，利用图20对本实施方式的半导体器件的制造方法进行说明。 [0196] 首先，例如与图7(a)至图12(a)所示的第一实施方式的半导体器件的制造方法同样，在硅衬底10上形成元件分离膜18、N型阱22、P型阱24、栅电极32、侧壁绝缘膜38、40、50、杂质扩散区域34、42、SiC膜48、氧化硅膜52以及沟槽56等(图20(a))。 [0197] 接着，例如与图12(b)所示的第一实施方式的半导体器件的制造方法同样，在P型晶体管形成区域的沟槽56内，选择性地使例如膜厚为40nm的P型的SiGe膜58生长。此时，适当地设定SiGe膜58的生长膜厚，使得SiC膜48的沟槽56侧的侧面部不被完全覆盖(图20(b))。

[0198] 接着，通过光刻法，形成用于覆盖P型晶体管形成区域且使N型晶体管形成区域露出的光致抗蚀剂膜(未图示)，然后将光致抗蚀剂膜、栅电极32以及侧壁绝缘膜38、40、50作为掩模，向N型晶体管形成区域的SiC膜48内离子注入N形杂质。离子注入条件是：例15 -2
如，离子种类为磷离子，加速能量为5keV，注入量为5×10 cm 。

[0199] 接着，通过光刻法，形成用于覆盖N型晶体管形成区域且使P型晶体管形成区域露出的光致抗蚀剂膜(未图示)，然后将光致抗蚀剂膜、栅电极32以及侧壁绝缘膜38、40、50作为掩模，向P型晶体管形成区域的SiGe膜58内离子注入P形杂质。离子注入条件是：例15 -2
如，离子种类为硼离子，加速能量为3keV，注入量为6×10 cm 。

[0200] 接着，例如进行1000℃左右的短时间的退火，对向SiC膜48以及SiGe膜58导入的杂质进行活化处理。

[0201] 接着，例如通过干式蚀刻法，去除用于覆盖N型晶体管形成区域的氧化硅膜52以及用于覆盖栅电极32的氮化硅膜30。

[0202] 接着，例如与图13(b)所示的第一实施方式的半导体器件的制造方法同样，在栅电极32上、SiC膜48上以及SiGe膜58上形成镍硅化物膜60。此时，在P型晶体管形成区域，由于SiC膜48的沟槽56侧的侧面部被露出，因此不仅在SiGe膜58中发生硅化反应，而且在SiC膜48中也发生硅化反应。其结果，侧壁绝缘膜50下的SiC膜48被置换成镍硅化物膜60，从而能够形成延伸在沟道区域和SiGe膜58之间的硅衬底10上的镍硅化物膜60(图20(c))。

[0203] 这样，形成图19所示的本实施方式的半导体器件。

[0204] 其后，与通常的半导体器件的制造工艺同样，反复形成层间绝缘膜以及配线层，从而完成半导体器件。

[0205] 这样，在P型MIS晶体管的源极/漏极区域内埋入有SiGe膜，并且在该SiGe膜和沟道区域之间的硅衬底上形成有用于对硅晶格产生压缩应力的金属硅化物膜，因此能够有效地对沟道区域端部施加压缩应力。由此，能够提高从沟道区域端部注入的载流子的注入速度，而且能够提高P型MIS晶体管的工作速度。

[0206] [第四实施方式]

[0207] 利用图21对本发明的第四实施方式的半导体器件及其制造方法进行说明。此外，对于与图1至20所示的第一至第三实施方式的半导体器件及其制造方法相同的构成要素，标注相同的附图标记，并省略其说明或进行简洁的说明。

[0208] 图21是表示本实施方式的半导体器件的结构的概略剖面图。

[0209] 如图21所示，本实施方式的半导体器件，除了在栅电极32的侧壁部分未形成侧壁绝缘膜38的这一点与图14所示的第二实施方式的半导体器件不同之外，其他与图14所示的第二实施方式的半导体器件相同。

[0210] 通过如此构成半导体器件，使由氮化硅膜构成的侧壁绝缘膜40形成为与沟道区域和SiGe膜58之间的硅衬底10的表面相接触。

[0211] 氮化硅膜根据其成膜条件，可以成为对硅施加压缩应力的应力源，也可以成为对硅施加拉伸应力的应力源。因此，将构成侧壁绝缘膜40的氮化硅膜在使其成为对硅施加压缩应力的应力源的条件下进行成膜，由此对侧壁绝缘膜40赋予与第一实施方式的半导体器件的P型晶体管中的SiC膜48同样的效果，从而能够提高P型晶体管的载流子移动性。 [0212] 本实施方式的半导体器件的制造方法，除了不形成侧壁绝缘膜38的这一点与第二实施方式的半导体器件的制造方法不同之外，其他与第二实施方式的半导体器件的制造方法相同。

[0213] 成为对硅施加压缩应力的应力源的氮化硅膜，能够利用如下成膜条件来形成：例如通过等离子体CVD法，例如使用SiH4、N2作为原料气体，并将RF功率设为300～400W，将真空度设为300Torr。

[0214] 这样，在P型MIS晶体管的源极/漏极区域内埋入有SiGe膜，并且在该SiGe膜和沟道区域之间的硅衬底上形成有用于对硅晶格产生压缩应力的氮化硅膜，因此能够有效地对沟道区域端部施加压缩应力。由此，能够提高从沟道区域端部注入的载流子的注入速度，而且能够提高P型MIS晶体管的工作速度。

[0215] [变形实施方式]

[0216] 本发明不限定于上述实施方式，而可以进行各种变形。

[0217] 例如，在上述实施方式中，在P型晶体管的源极/漏极区域内埋入的半导体材料为SiGe，但是也可以埋入SiGe以外的半导体材料。在P型晶体管的源极/漏极区域内埋入的半导体材料是晶格常数比作为衬底的构成材料的硅更大且在衬底上能够外延生长的材料，所以除了SiGe以外，还能够采用SiSn等。该半导体材料的组成比能够在如下范围内适当地选择，该范围是指，能够对衬底施加为实现所希望的移动性所需的应力，而且在生长过程中不发生分子重排的范围。

[0218] 另外，在上述第一以及第二实施方式中，考虑制造工序的合理化，示出了将在P型晶体管的沟道区域和SiGe膜之间的硅衬底上所形成的SiC膜和在N型晶体管的源极/漏极区域内所埋入的SiC膜同时形成的例子(第一实施方式)，以及将在N型晶体管的沟道区域和SiC膜之间的硅衬底上所形成的SiGe膜和在P型晶体管的源极/漏极区域内所埋入的SiGe膜同时形成的例子(第二实施方式)，但是也可以分别制造N型晶体管和P型晶体管。

[0219] 例如，也可以通过第一实施方式的半导体器件的制造方法来制造P型晶体管，通过第二实施方式的半导体器件的制造方法来制造N型晶体管。另外，也可以通过第二实施方式的半导体器件的制造方法来制造N型晶体管，通过第三或第四实施方式的半导体器件的制造方法来制造P型晶体管。可以 任意地组合N型晶体管的结构和P型晶体管的结构。 [0220] 另外，在上述第一实施方式的半导体器件中，也可以由成为对硅施加拉伸应力的应力源的氮化硅膜来构成侧壁绝缘膜50。由此，与第四实施方式的P型晶体管同样，针对第一实施方式的N型晶体管，也能够在SiC膜48和沟道区域之间的硅衬底10上形成用于对硅晶格产生应力的侧壁绝缘膜50，从而能够提高N型MIS晶体管的工作速度。 [0221] 可以将成为对硅施加拉伸应力的应力源的氮化硅膜在如下条件下成膜形成：例如通过等离子体CVD法，例如使用SiH4、NH4、N2作为原料气体，并将RF功率设为300～400W，将真空度设为300Torr。

[0222] 另外，在上述第一至第四实施方式中，在栅电极以及源极/漏极区域的两者上形成了镍硅化物膜，但是并不一定要形成栅电极上的镍硅化物膜。另外，针对上述第一、第二、第四实施方式，也并不一定要形成源极/漏极区域上的镍硅化物膜。

[0223] 另外，在上述实施方式中，在栅电极32上以及源极/漏极区域上形成的硅化物膜为镍硅化物膜60，但是只要是热膨胀系数比硅大的金属硅化物材料，则可以采用镍硅化物以外的其他金属硅化物材料。作为镍硅化物以外的金属硅化物材料，例如可以采用钴硅化物、钛硅化物、钨硅化物等。

[0224] 另外，在上述实施方式中，举例说明了使用硅衬底作为衬底的情况，但是也可以将本发明适用于使用其他半导体衬底的情况下。此时，根据与在上述实施方式中记载的衬底材料的晶格常数的关系等，可以适当地选择在源极/漏极区域内埋入的半导体区域的构成材料、在沟道区域和埋入半导体区域之间的半导体衬底上所形成的应力源膜。 [0225] 产业上的可利用性

[0226] 本发明的半导体器件及其制造方法能够有效地提高MIS晶体管的沟道区域端部处的载流子的注入速度，非常有助于提高要求进一步的高速化的半导体器件的性能。