半导体集成电路

摘要

本发明的半导体集成电路上搭载多个具有梳状电容(10)的模拟宏，梳状电容(10)具有梳状电极(11)及电极(12)，电极(11)的梳齿部(13)与电极(12)的梳齿部(14)相咬合而形成，结果使得电极(11)的梳齿部(13)与电极(12)的梳齿部(14)交替地平行排列，其梳齿部间隔S按照表示实际电容值与理想电容值之间的误差的绝对精度或它跟与之接近的梳状电容间的电容值之差的相对精度而不同。可提供具有确保高的电容精度的梳状电容的高精度模拟宏，及搭载有高集成模拟宏的半导体集成电路。

权利要求

1.一种搭载多个具有梳状电容的模拟宏的半导体集成电路，其特征在于，所述梳状电容具有梳状的第1电极和第2电极，所述梳状电容是所述第1电极与所述第2电极以所述第1电极的梳齿部和所述第2电极的梳齿部交替地平行排列的方式相咬合而形成，需要绝对精度高的电容的所述模拟宏具有所述梳状电容的梳齿部间隔宽的高精度梳状电容，而电容绝对精度低亦无妨的所述模拟宏具有所述梳状电容的梳齿部间隔窄的高密度梳状电容，其中所述绝对精度表示所述梳状电容的实际电容值与理想电容值之间的误差。

2.一种搭载多个具有梳状电容的模拟宏的半导体集成电路，其特征在于，所述梳状电容具有梳状的第1电极和第2电极，所述梳状电容是所述第1电极与所述第2电极以所述第1电极的梳齿部和所述第2电极的梳齿部交替地平行排列的方式相咬合而形成，需要绝对精度高的电容的所述模拟宏具有所述梳状电容的梳齿部间隔及梳齿部宽度宽的高精度梳状电容，而电容绝对精度低亦无妨的所述模拟宏具有所述梳状电容的梳齿部间隔及梳齿部宽度窄的高密度梳状电容，其中所述绝对精度表示所述梳状电容的实际电容值与理想电容值之间的误差。

3.权利要求1所述的半导体集成电路，其特征在于，

作为所述模拟宏至少搭载有滤波器，

所述多个模拟宏的梳状电容中，所述滤波器的梳状电容被要求最高的绝对精度，按照该绝对精度，所述多个模拟宏的梳状电容中，所述滤波器的梳状电容具有最宽的梳齿部间隔。

4.权利要求2所述的半导体集成电路，其特征在于，

作为所述模拟宏至少搭载有滤波器，

所述多个模拟宏的梳状电容中，所述滤波器的梳状电容被要求最高的绝对精度，按照该绝对精度，所述多个模拟宏的梳状电容中，所述滤波器的梳状电容具有最宽的梳齿部间隔及梳齿部宽度。

5.权利要求1所述的半导体集成电路，其特征在于，

作为所述模拟宏至少搭载有流水线型AD转换器，

所述多个模拟宏的梳状电容中，所述流水线型AD转换器的梳状电容被要求最高的绝对精度，按照该绝对精度，所述多个模拟宏的梳状电容中，所述流水线型AD转换器的梳状电容具有最宽的梳齿部间隔。

6.权利要求2所述的半导体集成电路，其特征在于，

作为所述模拟宏至少搭载有流水线型AD转换器，

所述多个模拟宏的梳状电容中，所述流水线型AD转换器的梳状电容被要求最高的绝对精度，按照该绝对精度，所述多个模拟宏的梳状电容中，所述流水线型AD转换器的梳状电容具有最宽的梳齿部间隔及梳齿部宽度。

7.权利要求1所述的半导体集成电路，其特征在于，

作为所述模拟宏至少搭载有电荷再分配型AD转换器，

所述多个模拟宏的梳状电容中，所述电荷再分配型AD转换器的梳状电容被要求最高的绝对精度，按照该绝对精度，所述多个模拟宏的梳状电容中，所述电荷再分配型AD转换器的梳状电容具有最宽的梳齿部间隔。

8.权利要求2所述的半导体集成电路，其特征在于，

作为所述模拟宏至少搭载有电荷再分配型AD转换器，

所述多个模拟宏的梳状电容中，所述电荷再分配型AD转换器的梳状电容被要求最高的绝对精度，按照该绝对精度，所述多个模拟宏的梳状电容中，所述电荷再分配型AD转换器的梳状电容具有最宽的梳齿部间隔及梳齿部宽度。

9.权利要求1所述的半导体集成电路，其特征在于，

作为所述模拟宏至少搭载有滤波器和PLL，

所述多个模拟宏的梳状电容中，所述滤波器的梳状电容被要求最高的绝对精度，所述PLL的梳状电容被要求第二高的绝对精度，按照所述被要求的绝对精度，所述多个模拟宏的梳状电容中，所述滤波器的梳状电容具有最宽的梳齿部间隔，所述PLL的梳状电容具有第二宽的梳齿部间隔。

10.权利要求2所述的半导体集成电路，其特征在于，

作为所述模拟宏至少搭载有滤波器和PLL，

所述多个模拟宏的梳状电容中，所述滤波器的梳状电容被要求最高的绝对精度，所述PLL的梳状电容被要求第二高的绝对精度，按照所述被要求的绝对精度，所述多个模拟宏的梳状电容中，所述滤波器的梳状电容具有最宽的梳齿部间隔及梳齿部宽度，所述PLL的梳状电容具有第二宽的梳齿部间隔及梳齿部宽度。

11.权利要求1所述的半导体集成电路，其特征在于，

作为所述模拟宏至少搭载有流水线型AD转换器和PLL，

所述多个模拟宏的梳状电容中，所述流水线型AD转换器的梳状电容被要求最高的绝对精度，所述PLL的梳状电容被要求第二高的绝对精度，按照所述被要求的绝对精度，所述多个模拟宏的梳状电容中，所述流水线型AD转换器的梳状电容具有最宽的梳齿部间隔，所述PLL的梳状电容具有第二宽的梳齿部间隔。

12.权利要求2所述的半导体集成电路，其特征在于，

作为所述模拟宏至少搭载有流水线型AD转换器和PLL，

所述多个模拟宏的梳状电容中，所述流水线型AD转换器的梳状电容被要求最高的绝对精度，所述PLL的梳状电容被要求第二高的绝对精度，按照所述被要求的绝对精度，所述多个模拟宏的梳状电容中，所述流水线型AD转换器的梳状电容具有最宽的梳齿部间隔及梳齿部宽度，所述PLL的梳状电容具有第二宽的梳齿部间隔及梳齿部宽度。

13.权利要求1所述的半导体集成电路，其特征在于，

作为所述模拟宏至少搭载有电荷再分配型AD转换器和PLL，

所述多个模拟宏的梳状电容中，所述电荷再分配型AD转换器的梳状电容被要求最高的绝对精度，所述PLL的梳状电容被要求第二高的绝对精度，按照所述被要求的绝对精度，所述多个模拟宏的梳状电容中，所述电荷再分配型AD转换器的梳状电容具有最宽的梳齿部间隔，所述PLL的梳状电容具有第二宽的梳齿部间隔。

14.权利要求2所述的半导体集成电路，其特征在于，

作为所述模拟宏至少搭载有电荷再分配型AD转换器和PLL，

所述多个模拟宏的梳状电容中，所述电荷再分配型AD转换器的梳状电容被要求最高的绝对精度，所述PLL的梳状电容被要求第二高的绝对精度，按照所述被要求的绝对精度，所述多个模拟宏的梳状电容中，所述电荷再分配型AD转换器的梳状电容具有最宽的梳齿部间隔及梳齿部宽度，所述PLL的梳状电容具有第二宽的梳齿部间隔及梳齿部宽度。

15.一种搭载多个具有多个梳状电容的模拟宏的半导体集成电路，其特征在于，所述梳状电容具有梳状的第1电极和第2电极，所述梳状电容是所述第1电极与所述第2电极以所述第1电极的梳齿部和所述第2电极的梳齿部交替地平行排列的方式相咬合而形成，需要相对精度高的电容的所述模拟宏具有所述梳状电容的梳齿部间隔宽的高精度梳状电容，而电容相对精度低亦无妨的所述模拟宏具有所述梳状电容的梳齿部间隔窄的高密度梳状电容，其中所述相对精度表示所述梳状电容跟与之接近的梳状电容之间的电容值的误差。

16.一种搭载多个具有多个梳状电容的模拟宏的半导体集成电路，其特征在于，所述梳状电容具有梳状的第1电极和第2电极，所述梳状电容是所述第1电极与所述第2电极以所述第1电极的梳齿部和所述第2电极的梳齿部交替地平行排列的方式相咬合而形成，需要相对精度高的电容的所述模拟宏具有所述梳状电容的梳齿部间隔及梳齿部宽度宽的高精度梳状电容，而电容相对精度低亦无妨的所述模拟宏具有所述梳状电容的梳齿部间隔及梳齿部宽度窄的高密度梳状电容，其中所述相对精度表示该梳状电容跟与之接近的梳状电容之间的电容值的误差。

17.权利要求15所述的半导体集成电路，其特征在于，

作为所述模拟宏至少搭载有流水线型AD转换器，

所述多个模拟宏的梳状电容中，所述流水线型AD转换器的梳状电容被要求最高的相对精度，对应于该相对精度，所述多个模拟宏的梳状电容中，所述流水线型AD转换器的梳状电容具有最宽的梳齿部间隔。

18.权利要求16所述的半导体集成电路，其特征在于，

作为所述模拟宏至少搭载有流水线型AD转换器，

所述多个模拟宏的梳状电容中，所述流水线型AD转换器的梳状电容被要求最高的相对精度，对应于该相对精度，所述多个模拟宏的梳状电容中，所述流水线型AD转换器的梳状电容具有最宽的梳齿部间隔及梳齿部宽度。

19.权利要求15所述的半导体集成电路，其特征在于，

作为所述模拟宏至少搭载有电荷再分配型AD转换器，

所述多个模拟宏的梳状电容中，所述电荷再分配型AD转换器的梳状电容被要求最高的相对精度，对应于该相对精度，所述多个模拟宏的梳状电容中，所述电荷再分配型AD转换器的梳状电容具有最宽的梳齿部间隔。

20.权利要求16所述的半导体集成电路，其特征在于，

作为所述模拟宏至少搭载有电荷再分配型AD转换器，

所述多个模拟宏的梳状电容中，所述电荷再分配型AD转换器的梳状电容被要求最高的相对精度，对应于该相对精度，所述多个模拟宏的梳状电容中，所述电荷再分配型AD转换器的梳状电容具有最宽的梳齿部间隔及梳齿部宽度。

21.权利要求15所述的半导体集成电路，其特征在于，

作为所述模拟宏至少搭载有流水线型AD转换器和电荷再分配型AD转换器，所述多个模拟宏的梳状电容中，所述流水线型AD转换器的梳状电容被要求最高的相对精度，所述电荷再分配型AD转换器的梳状电容被要求第二高的相对精度，对应于所述被要求的相对精度，所述多个模拟宏的梳状电容中，所述流水线型AD转换器的梳状电容具有最宽的梳齿部间隔，所述电荷再分配型AD转换器的梳状电容具有第二宽的梳齿部间隔。

22.权利要求16所述的半导体集成电路，其特征在于，

作为所述模拟宏至少搭载有流水线型AD转换器和电荷再分配型AD转换器，所述多个模拟宏的梳状电容中，所述流水线型AD转换器的梳状电容被要求最高的相对精度，所述电荷再分配型AD转换器的梳状电容被要求第二高的相对精度，对应于所述被要求的相对精度，所述多个模拟宏的梳状电容中，所述流水线型AD转换器的梳状电容具有最宽的梳齿部间隔及梳齿部宽度，所述电荷再分配型AD转换器的梳状电容具有第二宽的梳齿部间隔及梳齿部宽度。

23.一种搭载多个模拟宏的半导体集成电路，其特征在于，

所述模拟宏具有多个包括多个梳状电容的模拟电路，

所述梳状电容具有梳状的第1电极和第2电极，所述梳状电容是所述第1电极与所述第2电极以所述第1电极的梳齿部和所述第2电极的梳齿部交替地平行排列的方式相咬合而形成，需要相对精度高的电容的所述模拟电路具有所述梳状电容的梳齿部间隔宽的高精度梳状电容，而电容的相对精度低亦无妨的所述模拟电路具有所述梳状电容的梳齿部间隔窄的高密度梳状电容，其中所述相对精度表示该梳状电容跟与之接近的梳状电容之间的电容值的误差。

24.一种搭载多个模拟宏的半导体集成电路，其特征在于，

所述模拟宏具有多个包括多个梳状电容的模拟电路，

所述梳状电容具有梳状的第1电极和第2电极，所述梳状电容是所述第1电极与所述第2电极以所述第1电极的梳齿部和所述第2电极的梳齿部交替地平行排列的方式相咬合而形成，需要相对精度高的电容的所述模拟电路具有所述梳状电容的梳齿部间隔及梳齿部宽度宽的高精度梳状电容，而电容精度低亦无妨的所述模拟电路具有所述梳状电容的梳齿部间隔及梳齿部宽度窄的高密度梳状电容，其中所述相对精度表示该梳状电容跟与之接近的梳状电容之间的电容值的误差。

25.权利要求23所述的半导体集成电路，其特征在于，

所述模拟宏是流水线型AD转换器，

所述模拟电路是增益电路。

26.权利要求24所述的半导体集成电路，其特征在于，

所述模拟宏是流水线型AD转换器，

所述模拟电路是增益电路。

27.权利要求25所述的半导体集成电路，其特征在于，

所述增益电路被多级并联连接，

最前级的增益电路的梳状电容的梳齿部间隔比其他增益电路的梳状电容的梳齿部间隔宽。

28.权利要求26所述的半导体集成电路，其特征在于，

所述增益电路被多级并联连接，

最前级的增益电路的梳状电容的梳齿部间隔比其他增益电路的梳状电容的梳齿部间隔宽。

29.一种搭载多个第1模拟宏和多个第2模拟宏的半导体集成电路，其特征在于，所述第1模拟宏具有多个梳状电容，所述第1模拟宏的梳状电容具有梳状的第1电极和第2电极，所述第1模拟宏的梳状电容是所述第1电极与所述第2电极以所述第1电极的梳齿部和所述第2电极的梳齿部交替地平行排列的方式相咬合而形成，需要绝对精度高的电容的所述第1模拟宏具有所述梳状电容的梳齿部间隔宽的高精度梳状电容，而电容绝对精度低亦无妨的所述第1模拟宏具有所述梳状电容的梳齿部间隔窄的高密度梳状电容，其中所述绝对精度表示该梳状电容的实际电容值与理想电容值之间的误差，所述第2模拟宏具有多个梳状电容，

所述第2模拟宏的梳状电容具有梳状的第1电极和第2电极，所述第2模拟宏的梳状电容是所述第1电极与所述第2电极以所述第1电极的梳齿部和所述第2电极的梳齿部交替地平行排列的方式相咬合而形成，需要相对精度高的电容的所述第2模拟宏具有所述梳状电容的梳齿部间隔宽的高精度梳状电容，而电容相对精度低亦无妨的所述第2模拟宏具有所述梳状电容的梳齿部间隔窄的高密度梳状电容，其中所述相对精度表示该梳状电容跟与之接近的梳状电容之间的电容值的误差。

30.一种搭载多个第1模拟宏和多个第2模拟宏的半导体集成电路，其特征在于，所述第1模拟宏具有多个梳状电容，所述第1模拟宏的梳状电容具有梳状的第1电极和第2电极，所述第1模拟宏的梳状电容是所述第1电极与所述第2电极以所述第1电极的梳齿部和所述第2电极的梳齿部交替地平行排列的方式相咬合而形成，需要绝对精度高的电容的所述第1模拟宏具有所述梳状电容的梳齿部间隔及梳齿部宽度宽的高精度梳状电容，而电容绝对精度低亦无妨的所述第1模拟宏具有所述梳状电容的梳齿部间隔及梳齿部宽度窄的高密度梳状电容，其中所述绝对精度表示该梳状电容的实际电容值与理想电容值之间的误差，所述第2模拟宏具有多个梳状电容，

所述第2模拟宏的梳状电容具有梳状的第1电极和第2电极，所述第2模拟宏的梳状电容是所述第1电极与所述第2电极以所述第1电极的梳齿部和所述第2电极的梳齿部交替地平行排列的方式相咬合而形成，需要相对精度高的电容的所述第2模拟宏具有所述梳状电容的梳齿部间隔及梳齿部宽度宽的高精度梳状电容，而电容相对精度低亦无妨的所述第2模拟宏具有所述梳状电容的梳齿部间隔及梳齿部宽度窄的高密度梳状电容，其中所述相对精度表示该梳状电容跟与之接近的梳状电容之间的电容值的误差。

说明书

半导体集成电路

技术领域

[0001] 本发明涉及半导体集成电路，特别地涉及搭载具有梳状电容的模拟电路的半导体集成电路。

背景技术

[0002] 以下，就搭载具有传统梳状电容的模拟电路的半导体集成电路进行说明(例如，专利文献1)。

[0003] 图2是一例专利文献1所示的传统梳状电容的说明图。图2中，梳状电容20具有梳状电极21及电极22，电极21和电极22相咬合而形成，结果使得电极21的梳齿部23和电极22的梳齿部24交替地平行排列。梳状电容20利用在相邻且并行的电极的梳齿部的侧面产生的电容。每一组梳状电容梳齿部的理想容量以式(1)表示，其中：ε0为真空介电常数，εox为氧化膜的相对介电常数，h0为梳齿部厚度，L0为电极21的梳齿部23与电极22的梳齿部24咬合部分的长度，S0为梳齿部间隔。

[0004] C0＝ε0·εox(h·L0/S0) (1)

[0005] 于是，全部侧面之间电容的总值就成为电容元件的电容值C。图2中有5个侧面，梳状电容20的电容值以式(2)表示。

[0006] C＝5×C0 (2)

[0007] 近年的微细工艺中，布线的最小尺寸已从数百纳米降至一百纳米以下，用普通布线工艺就可实现要求特殊工艺的MIM(metal-insulator-metal)电容排列这种高电容密度的梳状电容。

[0008] 因此，采用图2的梳状电容，能够用普通布线工艺实现搭载高集成模拟电路的半导体集成电路。专利文献1：美国专利第5208725号(第1-3页，第2-4图)

[0009] 但是，模拟电路不仅要求具有电容密度，还要求具有电容精度。MIM电容中，通过增大电容形成面的尺寸来降低对加工精度的影响，确保了所需的电容精度。另一方面，图2所示的传统的梳状电容中，电容形成面的尺寸由梳齿部的高度h0×梳齿部的长度L0确定，但是，由于设计时不能改变梳齿部的高度h0，难以用梳状电容确保所需的电容精度。因而，难以在半导体集成电路中搭载具有确保高电容精度的梳状电容的模拟电路。

发明内容

[0010] 因此，本发明的目的在于，提供搭载具有确保高电容精度的梳状电容的高精度模拟电路的半导体集成电路。

[0011] 为了解决上述课题，本发明的半导体集成电路的特征在于，搭载多个具有梳状电容的模拟宏，上述梳状电容具有梳状的第1电极和第2电极，上述第1电极和上述第2电极以使得上述第1电极的梳齿部和上述第2电极的梳齿部交替地平行排列的方式相咬合而形成，上述梳状电容的梳齿部间隔设定为按照表示该梳状电容的实际电容值与理想电容值之间的误差的绝对精度而不同，上述梳状电容被要求的绝对精度因具有该梳状电容的上述模拟宏的种类而不同。

[0012] 另外，本发明的半导体集成电路的特征在于，搭载多个具有梳状电容的模拟宏，上述梳状电容具有梳状的第1电极和第2电极，上述第1电极与上述第2电极相咬合而形成，结果使得上述第1电极的梳齿部和上述第2电极的梳齿部交替地平行排列，上述梳状电容的梳齿部间隔及梳齿部宽度设定为按照表示该梳状电容的实际电容值与理想电容值之间的误差的绝对精度而不同，上述梳状电容被要求的绝对精度因具有该梳状电容的上述模拟宏的种类而不同。

[0013] 另外，本发明的半导体集成电路的特征在于，作为上述模拟宏至少搭载有滤波器，上述多个模拟宏的梳状电容中，上述滤波器的梳状电容被要求最高的绝对精度，按照该绝对精度，上述多个模拟宏的梳状电容中，上述滤波器的梳状电容具有最宽的梳齿部间隔。

[0014] 另外，本发明的半导体集成电路的特征在于，作为上述模拟宏至少搭载有滤波器，上述多个模拟宏的梳状电容中，上述滤波器的梳状电容被要求最高的绝对精度，按照该绝对精度，上述多个模拟宏的梳状电容中，上述滤波器的梳状电容具有最宽的梳齿部间隔及梳齿部宽度。

[0015] 另外，本发明的半导体集成电路的特征在于，作为上述模拟宏至少搭载有流水线型AD转换器，上述多个模拟宏的梳状电容中，上述流水线型AD转换器的梳状电容被要求最高的绝对精度，按照该绝对精度，上述多个模拟宏的梳状电容中，上述流水线型AD转换器的梳状电容具有最宽的梳齿部间隔。

[0016] 另外，本发明的半导体集成电路的特征在于，作为上述模拟宏至少搭载有流水线型AD转换器，上述多个模拟宏的梳状电容中，上述流水线型AD转换器的梳状电容被要求最高的绝对精度，按照该绝对精度，上述多个模拟宏的梳状电容中，上述流水线型AD转换器的梳状电容具有最宽的梳齿部间隔及梳齿部宽度。

[0017] 另外，本发明的半导体集成电路的特征在于，作为上述模拟宏至少搭载有电荷再分配型AD转换器，上述多个模拟宏的梳状电容中，上述电荷再分配型AD转换器的梳状电容被要求最高的绝对精度，按照该绝对精度，上述多个模拟宏的梳状电容中，上述电荷再分配型AD转换器的梳状电容具有最宽的梳齿部间隔。

[0018] 另外，本发明的半导体集成电路的特征在于，作为上述模拟宏至少搭载有电荷再分配型AD转换器，上述多个模拟宏的梳状电容中，上述电荷再分配型AD转换器的梳状电容被要求最高的绝对精度，按照该绝对精度，上述多个模拟宏的梳状电容中，上述电荷再分配型AD转换器的梳状电容具有最宽的梳齿部间隔及梳齿部宽度。

[0019] 另外，本发明的半导体集成电路的特征在于，作为上述模拟宏至少搭载有滤波器和PLL，上述多个模拟宏的梳状电容中，上述滤波器的梳状电容被要求最高的绝对精度，且上述PLL的梳状电容被要求第二高的绝对精度，对应于上述被要求的绝对精度，上述多个模拟宏的梳状电容中，上述滤波器的梳状电容具有最宽的梳齿部间隔，且上述PLL的梳状电容具有第二宽的梳齿部间隔。

[0020] 另外，本发明的半导体集成电路的特征在于，作为上述模拟宏至少搭载有滤波器和PLL，上述多个模拟宏的梳状电容中，上述滤波器的梳状电容被要求最高的绝对精度，且上述PLL的梳状电容被要求第二高的绝对精度，对应于上述被要求的绝对精度，上述多个模拟宏的梳状电容中，上述滤波器的梳状电容具有最宽的梳齿部间隔及梳齿部宽度，且上述PLL的梳状电容具有第二宽的梳齿部间隔及梳齿部宽度。

[0021] 另外，本发明的半导体集成电路的特征在于，作为上述模拟宏至少搭载有流水线型AD转换器和PLL，上述多个模拟宏的梳状电容中，上述流水线型AD转换器的梳状电容被要求最高的绝对精度，且上述PLL的梳状电容被要求第二高的绝对精度，对应于上述被要求的绝对精度，上述多个模拟宏的梳状电容中，上述流水线型AD转换器的梳状电容具有最宽的梳齿部间隔，且上述PLL的梳状电容具有第二宽的梳齿部间隔。

[0022] 另外，本发明的半导体集成电路的特征在于，作为上述模拟宏至少搭载有流水线型AD转换器和PLL，上述多个模拟宏的梳状电容中，上述流水线型AD转换器的梳状电容被要求最高的绝对精度，且上述PLL的梳状电容被要求第二高的绝对精度，对应于上述被要求的绝对精度，上述多个模拟宏的梳状电容中，上述流水线型AD转换器的梳状电容具有最宽的梳齿部间隔及梳齿部宽度，且上述PLL的梳状电容具有第二宽的梳齿部间隔及梳齿部宽度。

[0023] 另外，本发明的半导体集成电路的特征在于，作为上述模拟宏至少搭载有电荷再分配型AD转换器和PLL，上述多个模拟宏的梳状电容中，上述电荷再分配型AD转换器的梳状电容被要求最高的绝对精度，且上述PLL的梳状电容被要求第二高的绝对精度，对应于上述被要求的绝对精度，上述多个模拟宏的梳状电容中，上述电荷再分配型AD转换器的梳状电容具有最宽的梳齿部间隔，且上述PLL的梳状电容具有第二宽的梳齿部间隔。

[0024] 另外，本发明的半导体集成电路的特征在于，作为上述模拟宏至少搭载有电荷再分配型AD转换器和PLL，上述多个模拟宏的梳状电容中，上述电荷再分配型AD转换器的梳状电容被要求最高的绝对精度，且上述PLL的梳状电容被要求第二高的绝对精度，对应于上述被要求的绝对精度，上述多个模拟宏的梳状电容中，上述电荷再分配型AD转换器的梳状电容具有最宽的梳齿部间隔及梳齿部宽度，且上述PLL的梳状电容具有第二宽的梳齿部间隔及梳齿部宽度。

[0025] 另外，本发明的半导体集成电路的特征在于，搭载多个具有多个梳状电容的模拟宏，上述梳状电容具有梳状的第1电极和第2电极，上述第1电极和上述第2电极以使得上述第1电极的梳齿部和上述第2电极的梳齿部交替地平行排列的方式相咬合而形成，上述梳状电容的梳齿部间隔按照表示该梳状电容跟与之接近的梳状电容之间的电容值的误差的相对精度而设定为不同，上述梳状电容被要求的相对精度因具有该梳状电容的上述模拟宏的种类而不同。

[0026] 另外，本发明的半导体集成电路的特征在于，搭载多个具有多个梳状电容的模拟宏，上述梳状电容具有梳状的第1电极和第2电极，上述第1电极和上述第2电极以使得上述第1电极的梳齿部和上述第2电极的梳齿部交替地平行排列的方式相咬合而形成，上述梳状电容的梳齿部间隔及梳齿部的宽度按照表示该梳状电容跟与之接近的梳状电容之间的电容值的误差的相对精度而设定为不同，上述梳状电容被要求的相对精度因具有该梳状电容的上述模拟宏的种类而不同。

[0027] 另外，本发明的半导体集成电路的特征在于，作为上述模拟宏至少搭载有流水线型AD转换器，上述多个模拟宏的梳状电容中，上述流水线型AD转换器的梳状电容被要求最高的相对精度，对应于该相对精度，上述多个模拟宏的梳状电容中，上述流水线型AD转换器的梳状电容具有最宽的梳齿部间隔。

[0028] 另外，本发明的半导体集成电路的特征在于，作为上述模拟宏至少搭载有流水线型AD转换器，要求上述流水线型AD转换器的梳状电容具有上述多个模拟宏的梳状电容中最高的相对精度，对应于该相对精度，上述流水线型AD转换器的梳状电容具有上述多个模拟宏的梳状电容中最宽的梳齿部间隔及梳齿部宽度。

[0029] 另外，本发明的半导体集成电路的特征在于，作为上述模拟宏至少搭载有电荷再分配型AD转换器，上述多个模拟宏的梳状电容中，上述电荷再分配型AD转换器的梳状电容被要求最高的相对精度，对应于该相对精度，上述多个模拟宏的梳状电容中，上述电荷再分配型AD转换器的梳状电容具有最宽的梳齿部间隔。

[0030] 另外，本发明的半导体集成电路的特征在于，作为上述模拟宏至少搭载有电荷再分配型AD转换器，上述多个模拟宏的梳状电容中，上述电荷再分配型AD转换器的梳状电容被要求最高的相对精度，对应于该相对精度，上述多个模拟宏的梳状电容中，上述电荷再分配型AD转换器的梳状电容具有最宽的梳齿部间隔及梳齿部宽度。

[0031] 另外，本发明的半导体集成电路的特征在于，作为上述模拟宏至少搭载有流水线型AD转换器和电荷再分配型AD转换器，上述多个模拟宏的梳状电容中，上述流水线型AD转换器的梳状电容被要求最高的相对精度，且上述电荷再分配型AD转换器的梳状电容被要求第二高的相对精度，对应于上述被要求的相对精度，上述多个模拟宏的梳状电容中，上述流水线型AD转换器的梳状电容具有最宽的梳齿部间隔，且上述电荷再分配型AD转换器的梳状电容具有第二宽的梳齿部间隔。

[0032] 另外，本发明的半导体集成电路的特征在于，作为上述模拟宏至少搭载有流水线型AD转换器和电荷再分配型AD转换器，上述多个模拟宏的梳状电容中，上述流水线型AD转换器的梳状电容被要求最高的相对精度，且上述电荷再分配型AD转换器的梳状电容被要求第二高的相对精度，对应于上述被要求的相对精度，上述多个模拟宏的梳状电容中，上述流水线型AD转换器的梳状电容具有最宽的梳齿部间隔及梳齿部宽度，上述电荷再分配型AD转换器的梳状电容具有第二宽的梳齿部间隔及梳齿部宽度。

[0033] 另外，本发明的半导体集成电路的特征在于，搭载有多个模拟宏，上述模拟宏具有多个具有多个梳状电容的模拟电路，上述梳状电容具有梳状的第1电极和第2电极，上述第1电极和上述第2电极以使得上述第1电极的梳齿部和上述第2电极的梳齿部交替地平行排列的方式相咬合而形成，上述梳状电容的梳齿部间隔按照表示该梳状电容跟与之接近的梳状电容之间的电容值的误差的相对精度而设定为不同，上述梳状电容被要求的相对精度按每个具有该梳状电容的上述模拟电路而不同。

[0034] 另外，本发明的半导体集成电路的特征在于，搭载有多个模拟宏，上述模拟宏具有多个具有多个梳状电容的模拟电路，上述梳状电容具有梳状的第1电极和第2电极，上述第1电极和上述第2电极以使得上述第1电极的梳齿部和上述第2电极的梳齿部交替地平行排列的方式相咬合而形成，上述梳状电容的梳齿部间隔及梳齿部宽度按照表示该梳状电容跟与之接近的梳状电容之间的电容值的误差的相对精度而设定为不同，上述梳状电容被要求的相对精度按每个具有该梳状电容的上述模拟电路而不同。

[0035] 另外，本发明的半导体集成电路的特征在于，上述模拟宏是流水线型AD转换器，上述模拟电路是增益电路。

[0036] 另外，本发明的半导体集成电路的特征在于，上述模拟宏是流水线型AD转换器，上述模拟电路是增益电路。

[0037] 另外，本发明的半导体集成电路的特征在于，上述增益电路被多级并联连接，最前级增益电路的梳状电容的梳齿部间隔比其他增益电路的梳状电容的梳齿部间隔宽。

[0038] 另外，本发明的半导体集成电路的特征在于，上述增益电路被多级并联连接，最前级增益电路的梳状电容的梳齿部间隔比其他增益电路的梳状电容的梳齿部间隔宽。

[0039] 另外，本发明的半导体集成电路的特征在于，搭载多个第1模拟宏和多个第2模拟宏，上述第1模拟宏具有多个梳状电容，上述第1模拟宏的梳状电容具有梳状的第1电极和第2电极，上述第1电极和上述第2电极以使得上述第1电极的梳齿部和上述第2电极的梳齿部交替地平行排列的方式相咬合而形成，上述第1模拟宏的梳状电容的梳齿部间隔设定为按照表示该梳状电容的实际电容值与理想电容值之间的误差的绝对精度而不同，上述第1模拟宏的梳状电容被要求的绝对精度因具有该梳状电容的上述模拟宏的种类而不同，上述第2模拟宏具有多个梳状电容，上述第2模拟宏的梳状电容具有梳状的第1电极和第2电极，上述第1电极和上述第2电极以使得上述第1电极的梳齿部和上述第2电极的梳齿部交替地平行排列的方式相咬合而形成，上述第2模拟宏的梳状电容的梳齿部间隔按照表示该梳状电容跟与之接近的梳状电容之间的电容值的误差的相对精度而设定为不同，上述第2模拟宏的梳状电容被要求的相对精度因具有该梳状电容的上述模拟宏的种类而不同。

[0040] 另外，本发明的半导体集成电路的特征在于，搭载多个第1模拟宏和多个第2模拟宏，上述第1模拟宏具有多个梳状电容，上述第1模拟宏的梳状电容具有梳状的第1电极和第2电极，上述第1电极和上述第2电极以使得上述第1电极的梳齿部和上述第2电极的梳齿部交替地平行排列的方式相咬合而形成，上述第1模拟宏的梳状电容的梳齿部间隔及梳齿部宽度设定为按照表示该梳状电容的实际电容值与理想电容值之间的误差的绝对精度而不同，上述第1模拟宏的梳状电容被要求的绝对精度因具有该梳状电容的上述第1模拟宏的种类而不同，上述第2模拟宏具有多个梳状电容，上述第2模拟宏的梳状电容具有梳状的第1电极和第2电极，上述第1电极和上述第2电极以使得上述第1电极的梳齿部和上述第2电极的梳齿部交替地平行排列的方式相咬合而形成，上述第2模拟宏的梳状电容的梳齿部间隔及梳齿部宽度设定成按照表示该梳状电容跟与之接近的梳状电容之间的电容值的误差的相对精度而不同，上述第2模拟宏的梳状电容被要求的相对精度因具有该梳状电容的上述第2模拟宏的种类而不同。

[0041] 依据本发明的半导体集成电路，搭载多个具有梳状电容的模拟宏，上述梳状电容具有梳状的第1电极和第2电极，上述第1电极和上述第2电极以使得上述第1电极的梳齿部和上述第2电极的梳齿部交替地平行排列的方式相咬合而形成，上述梳状电容的梳齿部间隔设定为按照表示该梳状电容的实际电容值与理想电容值之间的误差的绝对精度而不同，上述梳状电容被要求的绝对精度因具有该梳状电容的上述模拟宏的种类而不同，因此，需要绝对精度高的电容的模拟宏可具有梳齿部间隔宽的高精度梳状电容，其电容绝对精度低亦无妨的模拟宏可具有梳齿部间隔窄的高密度梳状电容。结果，可实现搭载具有梳状电容的高精度、高集成模拟宏的半导体集成电路。

[0042] 依据本发明的半导体集成电路，搭载多个具有梳状电容的模拟宏，上述梳状电容具有梳状的第1电极和第2电极，上述第1电极和上述第2电极以使得上述第1电极的梳齿部和上述第2电极的梳齿部交替地平行排列的方式相咬合而形成，上述梳状电容的梳齿部间隔及梳齿部宽度按照表示该梳状电容的实际电容值与理想电容值的误差的绝对精度而设定为不同，上述梳状电容被要求的绝对精度因具有该梳状电容的上述模拟宏的种类而不同，因此需要绝对精度高的电容的模拟宏可具有梳齿部间隔及梳齿部宽度宽的高精度梳状电容，而其电容绝对精度低亦无妨的模拟宏可具有梳齿部间隔及梳齿部宽度窄的高密度梳状电容。结果，可实现搭载具有梳状电容的高精度、高集成模拟宏的半导体集成电路。而且，通过加大梳状电容的梳齿部宽度，能够改善源自半导体集成电路制造时的加工精度的尺寸误差，提高梳状电容的绝对精度。

[0043] 依据本发明的半导体集成电路，搭载多个具有多个梳状电容的模拟宏，上述梳状电容具有梳状的第1电极和第2电极，上述第1电极和上述第2电极以使得上述第1电极的梳齿部和上述第2电极的梳齿部交替地平行排列的方式相咬合而形成，上述梳状电容的梳齿部间隔按照表示该梳状电容跟与之接近的梳状电容之间的电容值的误差的相对精度而设定为不同，上述梳状电容被要求的相对精度因具有该梳状电容的上述模拟宏的种类而不同，因此，需要相对精度高的电容的模拟宏可具有梳齿部间隔宽的高精度梳状电容，而电容相对精度低亦无妨的模拟宏可具有梳齿部间隔窄的高密度梳状电容。结果，可实现搭载具有梳状电容的高精度、高集成模拟宏的半导体集成电路。

[0044] 依据本发明的半导体集成电路，搭载多个具有多个梳状电容的模拟宏，上述梳状电容具有梳状的第1电极和第2电极，上述第1电极和上述第2电极以使得上述第1电极的梳齿部和上述第2电极的梳齿部交替地平行排列的方式相咬合而形成，上述梳状电容的梳齿部间隔及梳齿部宽度按照表示该梳状电容跟与之接近的梳状电容之间的电容值的误差的相对精度而设定为不同，上述梳状电容被要求的相对精度因具有该梳状电容的上述模拟宏的种类而不同，因此，需要相对精度高的电容的模拟宏可具有梳齿部间隔及梳齿部宽度宽的高精度梳状电容，而电容相对精度低亦无妨的模拟宏可具有梳齿部间隔及梳齿部宽度窄的高密度梳状电容。结果，可实现搭载具有梳状电容的高精度、高集成模拟宏的半导体集成电路。而且，通过加大梳状电容的梳齿部宽度，能够改善源自半导体集成电路制造时的加工精度的、在接近的2个梳状电容之间出现的尺寸误差，提高电容相对精度。

[0045] 依据本发明的搭载多个模拟宏的半导体集成电路，上述模拟宏具有多个包括多个梳状电容的模拟电路，上述梳状电容具有梳状的第1电极和第2电极，上述第1电极和上述第2电极以使得上述第1电极的梳齿部和上述第2电极的梳齿部交替地平行排列的方式相咬合而形成，上述梳状电容的梳齿部间隔按照表示该梳状电容跟与之接近的梳状电容之间的电容值的误差的相对精度而设定为不同，上述梳状电容被要求的相对精度按每个具有该梳状电容的上述模拟电路而不同，因此，需要相对精度高的电容的模拟电路块可具有梳齿部间隔宽的高精度梳状电容，而电容相对精度低亦无妨的模拟电路块可具有梳齿部间隔窄的高密度梳状电容。结果，可实现搭载具有梳状电容的高精度、高集成模拟宏的半导体集成电路。

[0046] 依据本发明的搭载多个模拟宏的半导体集成电路，上述模拟宏具有多个包括多个梳状电容的模拟电路，上述梳状电容具有梳状的第1电极和第2电极，上述第1电极与上述第2电极相咬合而形成，结果使得上述第1电极的梳齿部和上述第2电极的梳齿部交替地平行排列，上述梳状电容的梳齿部间隔及梳齿部宽度按照表示该梳状电容跟与之接近的梳状电容之间的电容值的误差的相对精度而设定为不同，上述梳状电容被要求的相对精度按每个具有该梳状电容的上述模拟电路而不同，因此，需要相对精度高的电容的模拟电路可具有梳齿部间隔及梳齿部宽度宽的高精度梳状电容，而电容精度低亦无妨的模拟电路可具有梳齿部间隔及梳齿部宽度窄的高密度梳状电容。结果，可实现搭载具有梳状电容的高精度、高集成模拟宏的半导体集成电路。而且，通过加大梳状电容的梳齿部宽度，能够改善源自半导体集成电路制造时的加工精度的尺寸误差，提高电容相对精度。

[0047] 依据本发明的半导体集成电路，分别搭载多个第1模拟宏和第2模拟宏，上述第1模拟宏具有多个梳状电容，上述第1模拟宏的梳状电容具有梳状的第1电极和第2电极，上述第1电极和上述第2电极以使得上述第1电极的梳齿部和上述第2电极的梳齿部交替地平行排列的方式相咬合而形成，上述第1模拟宏的梳状电容的梳齿部间隔设定为按照表示该梳状电容的实际电容值与理想电容值之间的误差的绝对精度而不同，上述第1模拟宏的梳状电容被要求的绝对精度因具有该梳状电容的上述模拟宏的种类而不同，上述第2模拟宏具有多个梳状电容，上述第2模拟宏的梳状电容具有梳状的第1电极和第2电极，上述第1电极和上述第2电极以使得上述第1电极的梳齿部和上述第2电极的梳齿部交替地平行排列的方式相咬合而形成，上述第2模拟宏的梳状电容的梳齿部间隔按照表示该梳状电容跟与之接近的梳状电容之间的电容值的误差的相对精度而设定为不同，上述第2模拟宏的梳状电容被要求的相对精度因具有该梳状电容的上述模拟宏的种类而不同，因此，各模拟宏可具有保持与该电路结构相应的最适电容精度的梳状电容，结果，可实现搭载具有梳状电容的高精度、高集成模拟宏的半导体集成电路。

[0048] 依据本发明的半导体集成电路，分别搭载多个第1模拟宏和第2模拟宏，上述第1模拟宏具有多个梳状电容，上述第1模拟宏的梳状电容具有梳状的第1电极和第2电极，上述第1电极和上述第2电极以使得上述第1电极的梳齿部和上述第2电极的梳齿部交替地平行排列的方式相咬合而形成，上述第1模拟宏的梳状电容的梳齿部间隔及梳齿部宽度设定为按照表示该梳状电容的实际电容值与理想电容值之间的误差的绝对精度而不同，上述第1模拟宏的梳状电容被要求的绝对精度因具有该梳状电容的上述模拟宏的种类而不同，上述第2模拟宏具有多个梳状电容，上述第2模拟宏的梳状电容具有梳状的第1电极和第2电极，上述第1电极和上述第2电极以使得上述第1电极的梳齿部和上述第2电极的梳齿部交替地平行排列的方式相咬合而形成，上述第2模拟宏的梳状电容的梳齿部间隔及梳齿部宽度按照表示该梳状电容跟与之接近的梳状电容之间的电容值的误差的相对精度而设定为不同，上述第2模拟宏的梳状电容被要求的相对精度因具有该梳状电容的上述模拟宏的种类而不同，因此，各模拟宏可具有保持与该电路结构相应的最适电容精度的梳状电容，结果，可实现搭载具有梳状电容的高精度、高集成模拟宏的半导体集成电路。而且，通过加大梳齿部宽度，能够改善源自半导体集成电路制造时的加工精度的尺寸误差，提高梳状电容的电容精度。

附图说明

[0049] 图1表示本发明实施例1的半导体集成电路上搭载的模拟宏的梳状电容的结构例。图2表示传统梳状电容的结构例。图3表示梳状电容的梳齿部间隔与绝对精度的关系，以及梳状电容的绝对精度与电容面积的关系。图4表示梳状电容的梳齿部间隔及梳齿部宽度与绝对精度的关系，以及梳状电容的梳齿部间隔及梳齿部宽度与电容面积的关系。图5是表示本发明实施例1～4的半导体集成电路的框图。图6是表示本发明实施例1～4的半导体集成电路的框图。图7是表示本发明实施例1、4的半导体集成电路上搭载的滤波器之结构例的框图。图8是表示本发明实施例1～4的半导体集成电路上搭载的流水线型AD转换器之结构例的框图。图9是本发明实施例1～4的半导体集成电路上搭载的流水线型AD转换器的增益电路的电路结构图。图10是表示本发明实施例1、2、4的半导体集成电路上搭载的电荷再分配型AD转换器之结构例的框图。图11是表示本发明实施例1、2、4的半导体集成电路上搭载的PLL之结构例的框图。图12是表示本发明实施例4的半导体集成电路上搭载的模拟宏的框图。图13表示梳状电容的梳齿部间隔与相对精度的关系，以及梳状电容的相对精度与电容面积的关系。图14表示梳状电容的梳齿部间隔及梳齿部宽度与相对精度的关系，以及梳状电容的梳齿部间隔及梳齿部宽度与电容面积的关系。

[0050] 附图标记说明10，20 梳状电容11，12，21，22 梳状电极13，14，23，24 梳齿部50 LSI芯片51 IO单元5256 模拟宏61 滤波器62 流水线型AD转换器63 电荷再分配型AD转换器64 PLL65 电源布线用旁路电容701～703 OTA704、705 梳状电容
801～804 流水级805 编码器806、809、812 增益电路807，810，813，815 比较器808，
811，814 DAC901～914 模拟开关915、916 反馈电容917、918 采样电容919 运算放大器1001 加权电容阵列1002 比较器1003 模拟开关阵列1004 逐次比较逻辑电路
1101 相位比较器1102 电荷泵1103 环路滤波器1104 分频器1105 电压控制振荡电路1106 梳状电容1201～1205 电路块

具体实施方式

[0051] (实施例1)图1表示本实施例1的半导体集成电路上搭载的模拟宏的梳状电容之结构。这里，模拟宏指由多个模拟元件组成的电路。图1所示的梳状电容10具有梳状电极11及电极12，电极11的梳齿部13和电极12的梳齿部14相咬合而形成，结果使得电极11的梳齿部13和电极12的梳齿部14交替地平行排列。这里，电极11及电极12分别有4个梳齿部，但本发明不限于此，梳状电容的电极11及电极12的梳齿部可为任意数量。

[0052] 本实施例1的特征在于，梳状电容的梳齿部间隔S按照表示梳状电容10的实际电容值与理想电容值之间的误差的绝对精度而设定为不同。

[0053] 梳状电容10的每一组梳齿部1组的理想电容值C以式(3)表示，其中：ε0为真空介电常数，εox为氧化膜的相对介电常数，h为梳齿部厚度，L为电极11的梳齿部13与电极12的梳齿部14咬合部分的长度，S为梳齿部间隔。

[0054] C＝ε0·εox(h·L/S) (3)

[0055] 这里，若考虑由半导体集成电路制造时的加工精度决定的尺寸误差ΔS，则实际电容值C′以式(4)表示。

[0056] C′＝ε0·εox(h·L/(S+ΔS)) (4)

[0057] 而且，电容的理想值与实际电容值C之间的误差(绝对精度)ΔC/C|id以式(5)表示。

[0058] ΔC/C|id＝((C′-C)/C)×100≈-(ΔS/S)×100[％] (5)

[0059] 若认为尺寸误差ΔS大致为定值，则可通过增大梳齿部间隔S来减少误差ΔC/C|id。也就是，改善绝对精度。但是，若增大梳齿部间隔S，单位长度的电容值就变小。但是，可通过增加梳齿部的长度L或增加梳齿部的个数来使电容值与设计值相同，因此，能够将电容值保持一定，且确保所需的绝对精度。

[0060] 图3表示电容值设为一定的梳齿部间隔S与绝对精度ΔC/C|id的关系以及梳齿部间隔S与电容面积A的关系。图3中，梳状电容10的绝对精度ΔC/C|id与电容面积A构成折衷关系。即，梳状电容10随着梳齿部间隔S变窄而成为高密度，而梳状电容10随着梳齿部间隔S增大而成为高精度。

[0061] 而且，通过增大梳齿部宽度W，能够提高梳状电容的绝对精度ΔC/C|id。如果加大梳齿部宽度W，半导体集成电路的尺寸误差ΔS本身就得到改善，因而绝对精度ΔC/C|id进一步提高。

[0062] 图4表示在电容值设为一定时的梳齿部间隔S及梳齿部宽度W与绝对精度的关系，梳齿部间隔S及梳齿部宽度W与电容面积A的关系。图4中，梳状电容的绝对精度ΔC/C|id与电容面积A构成折衷关系。即，如果梳齿部间隔S及梳齿部宽度W变窄，梳状电容10就成为高密度，而如果梳齿部间隔S及梳齿部宽度W增大，梳状电容10就成为高精度。如图4所示，通过不仅加大梳齿部间隔S还加大梳齿部宽度W，能够比仅加大梳齿部间隔S时更加提高梳状电容的绝对精度ΔC/C|id。

[0063] 图5是表示搭载多个具有如上构成的梳状电容的模拟宏的半导体集成电路的框图。图5例示了搭载5个模拟宏的情况。在1个LSI芯片50上搭载有其功能与IO单元51不同的多个模拟宏52、53、54、55、56。

[0064] 图6表示半导体集成电路上搭载的模拟宏的具体例。例如，半导体集成电路的LSI芯片50上，作为模拟宏搭载有滤波器61、流水线型AD转换器62、电荷再分配型AD转换器63、PLL64或电源布线用旁路电容65。

[0065] 由于各模拟宏所要求的梳状电容的绝对精度互不相同，因此，按照所要求的梳状电容的绝对精度设置梳齿部间隔S不同的梳状电容。即，其电容绝对精度低亦无妨的模拟宏具有梳齿部间隔S窄的高密度梳状电容，而需要高绝对精度电容的模拟宏则具有梳齿部间隔S宽的高精度梳状电容。

[0066] 而且，不仅各模拟宏的梳状电容的梳齿部间隔S，其梳齿部宽度W也按照所要求的梳状电容的绝对精度而设定为不同。从而，对于其电容绝对精度低亦无妨的模拟宏的梳状电容，将其梳齿部间隔S及梳齿部宽度W设置得狭窄，这与仅是梳齿部间隔S变窄的情况相比，能够将该梳状电容设置成更高的密度。另外，对于需要高绝对精度的电容值的模拟宏的梳状电容，增大其梳齿部间隔S及梳齿部宽度W，从而与仅加大梳齿部间隔S时相比，能够将该梳状电容设置成更高精度。

[0067] 以下，作为需要绝对精度高的电容的模拟宏，就在LSI芯片50上搭载滤波器的情况进行说明。

[0068] 图7是表示滤波器61之结构例的框图。图7例示了滤波器61为典型的gm-C二阶滤波器的情况。滤波器61具有运算跨导放大器(Transconductor：OperationalTransconductance Amplifier：0TA)701、702、703和梳状电容704、705，由3个Transconductor和2个电容构成带通滤波器。图7中，OTA 701的输出与OTA 702的输入连接，OTA702的输出与OTA 703的输入连接。另外，OTA 703的输出被负反馈到OTA 701的输入侧。

[0069] 如上构成的滤波器61，具有一旦从OTA 701输入信号(Vin)就只让以特定极频率为中心的任意频带的信号通过并从OTA702输出信号(Vo)的结构，具有带通滤波器的功能。设gm为OTA的跨导、C为电容值，作为带通滤波器的极频率fo以式(6)表示。

[0070] fo＝gm/(2π·C) (6)

[0071] 如式(6)所示，梳状电容704、705的绝对精度直接影响滤波器61的极频率fo的精度。该极频率fo要求“百分之几”等级的绝对精度，因此，滤波器61使用的梳状电容704、705的电容值也需达到“百分之几”等级的高绝对精度。因此，需按照“百分之几”级的绝对精度将梳状电容704、705的梳齿部间隔S设定得宽大。但是，如果加宽梳状电容的梳齿部间隔S，电容密度就减小，于是集成度降低。因此，对于其电容绝对精度低亦无妨的其他模拟宏的梳状电容，将梳齿部间隔S设置得狭窄来提高其集成度。即，将被要求“百分之几”级的绝对精度的滤波器61的梳状电容的梳齿部间隔S设为比其他模拟宏的梳状电容的梳齿部间隔S宽，而对于其电容绝对精度低亦无妨的其他模拟宏的梳状电容，则减小其梳齿部间隔S，从而实现搭载具有梳状电容的高精度、高集成模拟宏的半导体集成电路。作为其电容绝对精度低亦无妨的其他模拟宏，可提及例如图6所示的电源布线用旁路电容65。

[0072] 另外，为了达到各模拟宏所要求的电容绝对精度，不仅可改变梳状电容的梳齿部间隔S，也可改变梳齿部宽度W。这里，将需要“百分之几”级的绝对精度的滤波器61的梳状电容704、705的梳齿部间隔S及梳齿部宽度W设置得比其他模拟宏的梳状电容的梳齿部间隔S及梳齿部宽度W宽，而对于其电容绝对精度低亦无妨的其他模拟宏的梳状电容，则减小其梳齿部间隔S及梳齿部宽度W，从而实现搭载具有梳状电容的高精度、高集成模拟宏的半导体集成电路。

[0073] 接着，就作为需要绝对精度高的电容的模拟宏在LSI芯片50上搭载流水线型AD转换器62的情况进行说明。

[0074] 图8是表示流水线型AD转换器62之结构例的框图。图8举例说明具有4级结构的流水线型AD转换器62。流水线型AD转换器62具有流水级801～804和编码器805。流水级801由增益电路806、比较器807及DAC808构成，流水级802由增益电路809、比较器810及DAC811构成，流水级803由增益电路812、比较器813及DAC814构成，流水级804由比较器815构成。流水级801的输出与流水级802的输入连接，流水级802的输出与流水级803的输入连接，流水级803的输出与流水级804的输入连接。流水级801～804分别从上位开始串行地进行n1比特、n2比特、n3比特、n4比特的变换，编码器805将除去了冗长比特nx的所需比特数变换成二进制输出。流水级801中，比较器807将输入模拟信号Vin数字变换成n1比特，DAC 808基于比较器807的输出再现以n1比特量化的模拟电压。
于是，增益电路806将输入模拟信号(vin)与DAC 808的输出之差被放大M1倍，输出到下一流水级802。在各流水级，依次进行同样的处理。

[0075] 图9是表示增益电路806、809、812之结构例的电路图。图9举例说明将输入模拟信号与DAC输出之差放大2倍的差动增益电路。图9中，作为反馈电容的梳状电容915和作为采样电容的梳状电容917分别经由模拟开关901、902与正侧模拟输入端(vinp)连接，作为反馈电容的梳状电容916和作为采样电容的梳状电容918分别经由模拟开关904、903与负侧模拟输入端(vinn)连接。梳状电容915、917的另一端子共同连接于运算放大器919的负侧输入端子，梳状电容916、918的另一端子共同连接于运算放大器919的正侧输入端子。梳状电容915的输入侧端子经由模拟开关909也连接到运算放大器的正侧输出端(voutp)，梳状电容916的输入侧端子经由模拟开关910也连接到运算放大器的负侧输出端(voutn)。
时钟信号(clk)与时钟信号(clkb)极性相反，控制模拟开关的接通、断开。

[0076] 就如上构成的流水线型AD转换器的动作进行说明。首先，被输入时钟信号(clk)的模拟开关接通，梳状电容915～918对模拟输入采样(采样期间)。此时，梳状电容的另一端子经由模拟开关905～908连接到运算放大器的工作点输入电压(VCMi)。另外，该输出经由模拟开关911、912被复位到中心电压(vopcm)。接着，被输入了时钟信号(clk)的模拟开关断开，被输入了时钟信号(clkb)的模拟开关接通，将作为采样电容的梳状电容917、918的输入改接到DAC输出(dacp、dacn)，并将作为反馈电容的梳状电容915、916的输入侧端子改接到输出。作为采样电容的梳状电容917、918的电荷分别转移到作为反馈电容的梳状电容915、916，因此，得到将输入模拟信号与DAC输出之差以电容比的倍率放大后的输出(保持期间)。当增益电路806在保持期间时，增益电路809处于采样期间，增益电路806将电容比的倍率的输出放大后，该输出由增益电路809用采样电容和反馈电容采样。全部的相邻流水级中均如此，在采样期间和保持期间反相地动作。

[0077] 采样期间的输入电容(Cin)以式(7)表示。

[0078] Cin＝Cs+Cf (7)

[0079] 在流水线型AD转换器62中，增益电路809的输入电容成为前级增益电路806的负载电容，因此，极大地影响构成增益电路806的运算放大器919的能力。运算放大器919的能力裕度最好控制在“百分之几”的量级，因此，流水线型AD转换器所使用的梳状电容915～918上也被要求高达“百分之几”量级的绝对精度。

[0080] 因此，为了达到“百分之几”级的绝对精度，需将梳状电容915～918的梳齿部间隔S设定得宽大。但是，如果加大梳齿部间隔S，则电容密度减小，梳状电容的集成度也因此降低。所以，对于其电容绝对精度低亦无妨的其他模拟宏的梳状电容，将其梳齿部间隔S设置得狭窄来提高集成度。即，将需要“百分之几”级的绝对精度的流水线型AD转换器62的梳状电容的梳齿部间隔S设置得比其他模拟宏的梳状电容的梳齿部间隔S宽大，而对于其电容绝对精度低亦无妨的其他模拟宏的梳状电容，则将其梳齿部间隔S设置得狭窄，从而实现搭载具有梳状电容的高精度、高集成的模拟宏的半导体集成电路。

[0081] 另外，为了达到各模拟宏要求的绝对精度，不仅可改变梳状电容的梳齿部间隔S，也可改变梳齿部宽度W。这里，需要“百分之几”级的绝对精度的流水线型AD转换器62的梳状电容的梳齿部间隔S及梳齿部宽度W，设置得比其他模拟宏的梳状电容的梳齿部间隔S及梳齿部宽度W宽大，并将其电容绝对精度低亦无妨的其他模拟宏的梳状电容的梳齿部间隔S及梳齿部宽度W设置得狭窄。

[0082] 接着，就作为需要绝对精度高的电容的模拟宏在LSI芯片50上搭载电荷再分配AD转换器的情况进行说明。

[0083] 图10是表示电荷再分配型AD转换器之结构例的框图。图10举例说明10比特的电荷再分配型AD转换器。电荷再分配型AD转换器63具有加权电容阵列1001、斩波/比较器1002、模拟开关阵列1003及逐次比较(SAR)逻辑电路1004。加权电容阵列1001由梳状电容C0～C10构成，电容以2的幂加权：C0＝C、C1＝C、C2＝2×C、C3＝4×C...C10＝512C，在一侧全部连接斩波/比较器1002的输入，在另一侧连接模拟开关阵列1003。模拟开关阵列1003由SAR逻辑电路1004控制，选择模拟输入端(VREFH、VREFL)中的任一个作为电容连接端。

[0084] 以下，说明如上构成的电荷再分配型转换器63的动作。首先，使模拟开关阵列1003动作，以将全部的梳状电容连接到模拟输入端，用全部的梳状电容C0～C10对模拟输入信号采样。这时，将斩波/比较器1002的输入输出端同时短接，设成自动调零状态。接着，使模拟开关阵列1003动作，以将梳状电容C10连接到模拟输入端(VREFH)，将其他连接到模拟输入端(VREFL)，通过用斩波/比较器1002放大在共通侧的电容端子上出现的电压变化，进行最上位比特的变换。然后，通过将梳状电容C9、梳状电容C8、梳状电容C7依次连接到模拟输入端(VREFH)，串行地进行，直到最下位比特的比特变换。这里，输入电容(Cin)如式(8)表示。

[0085] Cin＝∑Ci (8)

[0086] 输入电容(Cin)在斩波/比较器1002设为自动调零状态时成为斩波/比较器1002的负载电容，由于是在全部工作状态下最大的负载电容，它对斩波/比较器1002的能力的影响很大。为了低功耗化，斩波/比较器1002的能力裕度最好控制到“百分之几”的量级，因此，用于电荷再分配型AD转换器63的梳状电容C0～C10被要求“百分之几”级的绝对精度。

[0087] 因此，为了达到“百分之几”级的绝对精度，需将梳状电容C0～C10的梳齿部间隔S设置得宽大。但是，如果加大梳齿部间隔，电容密度就减小，因而梳状电容的集成度降低。因此，对于其电容绝对精度低亦无妨的其他模拟宏的梳状电容，将其梳齿部间隔S减小以提高集成度。即，将需要“百分之几”级的绝对精度的电荷再分配型AD转换器63的梳状电容的梳齿部间隔S设置得比其他模拟宏的梳状电容的梳齿部间隔S宽大，而对于其电容绝对精度低亦无妨的其他模拟宏的梳状电容，则将其梳齿部间隔S设置得狭窄，从而实现搭载具有梳状电容的高精度、高集成模拟宏的半导体集成电路。

[0088] 另外，为了达到各模拟宏要求的绝对精度，不仅可改变梳状电容的梳齿部间隔S，也可改变梳齿部宽度W。这里，将需要“百分之几”级的绝对精度的电荷再分配型AD转换器63的梳状电容的梳齿部间隔S及梳齿部宽度W设置得比其他模拟宏的梳状电容的梳齿部间隔S及梳齿部宽度W宽大，而对于其电容绝对精度低亦无妨的其他模拟宏的梳状电容，将梳齿部间隔S及梳齿部宽度W设置得狭窄，从而能够实现搭载具有梳状电容的高精度、高集成模拟宏的半导体集成电路。

[0089] 接着，就作为需要绝对精度高的电容的模拟宏在LS1芯片50上搭载滤波器61和PLL64的情况进行说明。

[0090] 图11是表示PLL64之结构例的框图。图11举例说明滞后超前型环路滤波器。PLL64具有相位比较器1101、电荷泵1102、环路滤波器1103、分频器1104及电压控制振荡电路(VCO)1105。而且，环路滤波器1103具有梳状电容1106和电阻R1、R2。

[0091] 以下，说明如上构成的PLL64的动作。相位比较器1101将基准信号与反馈信号的频率进行比较。由于来自VCO1105的输出信号具有比基准信号高的频率，相位比较器1101将VCO1105的输出信号经分频器1104分频后的信号作为反馈信号与基准信号比较。接着，按照相位比较器1101的比较结果，电荷泵1102或对环路滤波器1103供给电流，或从中抽出电流。接着，根据环路滤波器1103的输出(Vc)控制VCO1105，得到作为输出信号的时钟信号。设相位比较增益为Kp、VCO1105的频率变换增益为Kv、分频器的分频比为1/N、环路滤波器1103的环路增益为K＝Kp·Kv·n，若为滞后超前型环路滤波器，则表示瞬态响应的稳定度的阻尼系数ζ以式(9)表示。

[0092] ζ＝(1+K·(C·R2))/(2·√((C·R1+C·R2)·K)) (9)

[0093] 基于稳定与收敛快的考虑，阻尼系数ζ最好为0.5～0.7，为此，PLL64的环路滤波器1103的梳状电容1106被要求“10％”级的绝对精度。因此，按照“10％”级的绝对精度来设定PLL64的梳状电容1106的梳齿部间隔S。

[0094] 另外，如上所述，滤波器61的梳状电容被要求“百分之几”级的绝对精度，因此，将滤波器61的梳状电容704、705的梳齿部间隔S按“百分之几”级的绝对精度而设得宽大。

[0095] 但是，如果加宽梳状电容的梳齿部间隔S，电容密度就减小，集成度因面积增大而降低。所以，对于滤波器61及PLL64的梳状电容以外的其电容绝对精度低亦无妨的模拟宏的梳形电容，将梳齿部间隔S设置得狭窄来提高其集成度。即，在LSI芯片50上搭载的模拟宏中，滤波器61按“百分之几”级的绝对精度而具有梳齿部间隔S最宽的梳状电容，PLL64按10％级的绝对精度而具有梳齿部间隔S第二宽的梳状电容。另一方面，其电容绝对精度低亦无妨的其他模拟宏，具有梳齿部间隔S比PLL64的梳状电容窄的梳状电容。作为其电容绝对精度低亦无妨的模拟宏，例如有图6所示的电源布线用旁路电容65。

[0096] 另外，为了达到各模拟宏所要求的电容绝对精度，不仅可改变梳状电容的梳齿部间隔S，也可改变梳齿部宽度W。在这种情况下，LSI芯片50上搭载的模拟宏中，滤波器61按照“百分之几”级的绝对精度而具有梳齿部间隔S及梳齿部宽度W最宽的梳状电容，PLL64按照“10％”级的绝对精度而具有梳齿部间隔S及梳齿部宽度W第二宽的梳状电容。另一方面，其电容绝对精度低亦无妨的其他模拟宏，具有梳齿部间隔S及梳齿部宽度W比PLL64的梳状电容窄的梳状电容。

[0097] 接着，就作为需要绝对精度高的电容的模拟宏在LSI芯片50上搭载流水线型AD转换器62和PLL64的情况进行说明。

[0098] 如上所述，流水线型AD转换器62的梳状电容915～918被要求“百分之几”级的绝对精度，PLL64的梳状电容1106被要求“10％”级的绝对精度。

[0099] 因此，在LS1芯片50上搭载的模拟宏中，流水线型AD转换器62按照“百分之几”级的绝对精度而具有梳齿部间隔S设为最宽的梳状电容，PLL64按照“10％”级的绝对精度而具有梳齿部间隔S设为第二宽的梳状电容。

[0100] 但是，如果加宽梳状电容的梳齿部间隔S，电容密度就减小，且集成度因面积增大而降低。所以，对于流水线型AD转换器62及PLL64的梳状电容之外的、其电容绝对精度低亦无妨的模拟宏的梳状电容，将其梳齿部间隔S减小来提高集成度。

[0101] 另外，为了达到各模拟宏所要求的电容绝对精度，不仅可改变梳状电容的梳齿部间隔S，也可改变梳齿部宽度W。在这种情况下，LSI芯片50上搭载的模拟宏中，流水线型AD转换器62按照“百分之几”级的绝对精度而具有梳齿部间隔S及梳齿部宽度W最宽的梳状电容，PLL64按照“10％”级的绝对精度而具有梳齿部间隔S及梳齿部宽度W设为第二宽的梳状电容。另一方面，其电容绝对精度低亦无妨的其他模拟宏则具有其梳齿部间隔S及梳齿部宽度W比PLL64的梳状电容窄的梳状电容。

[0102] 接着，就作为需要绝对精度高的电容的模拟宏在LSI芯片50上搭载电荷再分配型AD转换器63和PLL64的情况进行说明。

[0103] 在这种情况下，如上所述，电荷再分配型AD转换器63的加权电容阵列1001的梳状电容C0～C10被要求“百分之几”级的绝对精度，PLL64的梳状电容1106被要求“10％”级的绝对精度。

[0104] 因此，在LS1芯片50上搭载的模拟宏中，电荷再分配型AD转换器63按照“百分之几”级的绝对精度而具有梳齿部间隔S设为最宽的梳状电容，PLL64按照“10％”级的绝对精度而具有梳齿部间隔S设为第二宽的梳状电容。

[0105] 但是，如果加宽梳状电容的梳齿部间隔S，电容密度就减小，且集成度因面积加大而降低。所以，对于电荷再分配型AD转换器63及PLL64的梳状电容之外的其电容绝对精度低亦无妨的模拟宏的梳状电容，将其梳齿部间隔S设成比PLL64的梳状电容窄，以提高集成度。从而，实现搭载具有梳状电容的高精度、高集成模拟宏的半导体集成电路。

[0106] 另外，为了达到各模拟宏要求的绝对精度，不仅可改变梳状电容的梳齿部间隔S，也可改变梳齿部宽度W。在这种情况下，LSI芯片50上搭载的模拟宏中，电荷再分配型AD转换器63按照“百分之几”级的绝对精度而具有梳齿部间隔S及梳齿部宽度W最宽的梳状电容，PLL64按照“10％”级的绝对精度而具有梳齿部间隔S及梳齿部宽度W第二宽的梳状电容。另一方面，其电容绝对精度低亦无妨的其他模拟宏，具有其梳齿部间隔S及梳齿部宽度W比PLL64的梳状电容窄的梳状电容。从而，实现搭载具有梳状电容的高精度、高集成模拟宏的半导体集成电路。

[0107] 接着，就作为电容绝对精度要求高的模拟宏在LSI芯片50上搭载滤波器61、流水线型AD转换器62、电荷再分配型AD转换器63和PLL64的情况进行说明。

[0108] 如上所述，滤波器61、流水线型AD转换器62及电荷再分配型AD转换器63的梳状电容被要求“百分之几”级的绝对精度，PLL64的梳状电容被要求“10％”级的绝对精度。

[0109] 因此，LS1芯片50上搭载的模拟宏中，滤波器61、流水线型AD转换器62及电荷再分配型AD转换器63具有其梳齿部间隔S按“百分之几”级的绝对精度设定的梳状电容，PLL64具有其梳齿部间隔S按“10％”级的绝对精度设定的梳状电容。

[0110] 但是，如果加宽梳状电容的梳齿部间隔S，电容密度就减小，且集成度因面积增大而降低。因此，对于其电容绝对精度低亦无妨的其他模拟宏的梳状电容，将其梳齿部间隔S设为比PLL64的梳状电容窄，以提高集成度。从而，实现搭载具有梳状电容的高精度、高集成模拟宏的半导体集成电路。

[0111] 这里，滤波器61、流水线型AD转换器62、电荷再分配型AD转换器63的梳状电容可按“百分之几”级的绝对精度设定其梳齿部间隔S，它们各自的梳状电容的梳齿部间隔S可以相同，也可以不同。

[0112] 另外，为了达到各模拟宏要求的绝对精度，不仅可改变梳状电容的梳齿部间隔S，也可改变梳齿部宽度W。在这种情况下，LSI芯片50上搭载的模拟宏中，滤波器61、流水线型AD转换器62、电荷再分配型AD转换器63具有其梳齿部间隔S及梳齿部宽度W按“百分之几”级的绝对精度而设得宽的梳状电容，PLL64具有其梳齿部间隔S及梳齿部宽度W按“10％”级的绝对精度而设的梳状电容。另一方面，其电容绝对精度低亦无妨的其他模拟宏具有其梳齿部间隔S及梳齿部宽度W比PLL64的梳状电容窄的梳状电容。从而，实现搭载具有梳状电容的高精度、高集成模拟宏的半导体集成电路。

[0113] 这里，滤波器61、流水线型AD转换器62及电荷再分配型AD转换器63的梳状电容按照“百分之几”级的绝对精度设定梳齿部间隔S及梳齿部宽度W即可，它们各自的梳状电容的梳齿部间隔S及梳齿部宽度W可以相同，也可以不同。

[0114] 如上所述，依据本实施例1的半导体集成电路，搭载多个具有梳状电容的模拟宏，上述多个模拟宏中，需要绝对精度高的电容的模拟宏具有梳齿部间隔S宽的高精度梳状电容，而其电容绝对精度低亦无妨的模拟宏则具有梳齿部间隔S窄的高密度梳状电容，因此，能够实现搭载具有梳状电容的高精度、高集成模拟宏的半导体集成电路。

[0115] 另外，依据本实施例1的半导体集成电路，不仅各模拟宏的梳状电容的梳齿部间隔S，梳齿部宽度W也按照所要求的梳状电容的绝对精度而设定为不同，因此能够改善半导体集成电路制造时的加工精度导致的尺寸误差ΔS，并提高梳状电容的绝对精度。

[0116] 再有，本实施例1中，作为模拟宏列举了滤波器61、流水线型AD转换器62、电荷再分配型AD转换器63、PLL64、电源布线用旁路电容65作了说明，但本发明不限于此，凡可设置梳状电容的模拟宏均包括在内。

[0117] (实施例2)本实施例2的半导体集成电路的特征在于，搭载多个具有多个梳状电容的模拟宏，各模拟宏的各梳状电容的梳齿部间隔S按照表示跟与之接近的梳状电容之间的电容值之差的相对精度而设定为不同。

[0118] 如图1所示，各梳状电容具有梳状电极11及电极12，电极11的梳齿部13与电极12的梳齿部13相咬合而形成，结果使得电极11的梳齿部13与电极12的梳齿部i4交替地平行排列。

[0119] 若设真空介电常数为ε0、氧化膜的相对介电常数为εox、理想电容值为C、梳齿部厚度为h，电极11的梳齿部13与电极12的梳齿部14咬合部分的长度为L、梳齿部间隔为S、2个接近电容之间出现的尺寸误差为ΔS1、ΔS2，则各梳状电容的电容值以式(10)表示，相对精度ΔC/C|mis以式(11)表示。

[0120] C1′＝ε0·εox(h·L/(S+ΔS1))C2′＝ε0·εox(h·L/(S+ΔS2)) (10)[0121] ΔC/C|mis＝((C1′-C2′)/AVERAGE(C1′，C2′))×100≈((ΔS2-ΔS1)/C)×100[％](11)

[0122] 若认为尺寸误差ΔS1、ΔS2大致为一定值，则梳齿部间隔S设置得越宽，相对精度ΔC/C|mis就越高。如果增大梳齿部间隔S，则单位长度的电容值变小，但只要增加梳齿部的长度L或梳齿部的个数，就能够使电容值与设计值相同，因此，能够做到将电容值保持一定，并确保所需的相对精度。

[0123] 图13给出表示梳状电容的电容值设为一定时(电容值＝100fF)，梳齿部间隔S与相对精度ΔC/C|mis的关系、梳齿部间隔S与电容面积A的关系的测定结果，并给出关于以0.15μm微细工艺层积4层金属的梳状电容的数据。梳状电容的相对精度ΔC/C|mis与电容面积A构成折衷关系。梳状电容的梳齿部间隔S窄，就成为高密度，其梳齿部间隔S宽，就成为高精度。图13表示能够通过加宽梳齿部间隔S来获得超过0.1％的高相对精度ΔC/C|mis。

[0124] 另外，如果加宽梳齿部宽度W，就能使源自半导体集成电路制造时的加工精度的尺寸误差ΔS1、ΔS2本身得到改善，进一步提高相对精度ΔC/C|mis。图14给出表示电容值保持一定时的(电容值＝100fF)梳齿部间隔S及梳齿部宽度W与相对精度ΔC/C|mis的关系、梳齿部间隔S及梳齿部宽度W与电容面积A的关系的测定结果，并给出关于用0.15μm微细工艺层积4层金属的梳状电容的数据。梳状电容的相对精度ΔC/C|mis与电容面积A构成折衷关系。梳齿部间隔S及梳齿部宽度W窄，梳状电容就成为高密度，梳齿部间隔S及梳齿部宽度W大，梳状电容就成为高精度。图14表示通过加宽梳齿部间隔S及梳齿部宽度W而获得超过0.1％的高相对精度ΔC/C|mis的情况。

[0125] 图5是表示本实施例2的搭载多个具有多个梳状电容的模拟宏的半导体集成电路的方框图。在1个LSI芯片50上搭载有具有与IO单元51不同功能的多个模拟宏52～56。由于它们各自要求的梳状电容的相对精度不同，各模拟宏按照所要求的相对精度具有梳齿部间隔S不同的梳状电容。因而，其电容相对精度低亦无妨的模拟宏具有梳齿部间隔S窄的高密度梳状电容来实现高集成度，而需要相对精度高的电容的模拟宏则具有梳齿部间隔S宽的梳状电容来实现高精度。

[0126] 而且，不仅各模拟宏的梳状电容的梳齿部间隔S，梳齿部宽度W也可按所要求的相对精度而改变。从而，对于其电容相对精度低亦无妨的模拟宏的梳状电容，通过使其梳齿部间隔S及梳齿部宽度W变窄，能够将该梳状电容设置成比仅使梳齿部间隔S变窄时更高的密度。另外，对于需要相对精度高的电容的模拟宏的梳状电容，可通过加宽其梳齿部间隔S及梳齿部宽度W而将该梳状电容设置成比仅将梳齿部间隔S加宽时更高的精度。

[0127] 以下，就作为需要相对精度高的电容的模拟宏在LSI芯片50上搭载流水线型AD转换器的情况进行说明。

[0128] 图9是流水线型AD转换器的增益电路806、809、812的电路图。

[0129] 图9表示将输入模拟信号与DAC输出之差放大到2倍的差动增益电路。若设输入模拟信号为vin、DAC输出为Vdac、作为反馈电容的梳状电容915、916的电容值为Cf、作为采样电容的梳状电容917、918的电容值为Cs，则增益电路的输出(Vout)以式(12)表示。

[0130] Vout＝Vin×(Cs1+Cf1)/Cf1-Vdac×Cs1/Cf1 (12)

[0131] 接近的梳状电容的电容值相等时，即反馈电容的电容值(Cf)与采样电容的电容值(Cs)相等时，增益电路的输出成为Vout＝2·vin-Vdac，能够将输入模拟信号与DAC输出之差正确放大到2倍。此时，Vout＝voutp-voutn，Vdac＝vdacp-vdacn，vin＝vinp-vinn。但是，实际上，由于反馈电容的电容值(Cf)与采样电容的电容值(Cs)之间有相对误差，放大率会偏离于2倍，这种偏离表现为AD转换器的特性恶化。如果是n1＝n2＝n3＝1比特、n4＝7比特、nx＝0比特的10比特结构的流水线型AD转换器，则需要以最大0.1％(＝100/2^10)的精度放大输入模拟信号与DAC输出之差，增益电路的梳状电容分别被要求“0.1％”级的相对精度。

[0132] 因此，如果流水线型AD转换器62为10比特结构，则需按照“0.1％”级的相对精度将梳状电容915～918的梳齿部间隔S设定得宽大。但是，如果加宽梳状电容的梳齿部间隔S，电容密度就减小，集成度因此降低。所以，对于其电容相对精度低亦无妨的其他模拟宏的梳状电容，将其梳齿部间隔S减小来提高集成度。即，将需要“0.1％”级的相对精度的流水线型AD转换器62的梳状电容的梳齿部间隔S设为宽于其他模拟宏的梳状电容的梳齿部间隔S，而对于其电容相对精度低亦无妨的其他模拟宏的梳状电容，则减小其梳齿部间隔S，从而实现搭载具有梳状电容的高精度、高集成模拟宏的半导体集成电路。作为其电容相对精度低亦无妨的其他模拟宏，例如有图6所示的电源布线用旁路电容65。

[0133] 另外，为了达到各模拟宏要求的梳状电容的相对精度，不仅可改变梳状电容的梳齿部间隔S，也可改变梳齿部宽度W。这里，需要“0.1％”级的相对精度的流水线型AD转换器62的梳状电容的梳齿部间隔S及梳齿部宽度W设置得比其他模拟宏的梳状电容的梳齿部间隔S及梳齿部宽度W宽，而对于其电容相对精度低亦无妨的其他模拟宏的梳状电容，则减小其梳齿部间隔S及梳齿部宽度W，从而能够实现搭载具有梳状电容的高精度、高集成模拟宏的半导体集成电路。

[0134] 接着，就作为需要相对精度高的电容的模拟宏在LSI芯片50上搭载电荷再分配型AD转换器的情况进行说明。

[0135] 图10是表示电荷再分配型AD转换器63之结构例的框图。图10例示了10比特的电荷再分配型AD转换器。

[0136] 图10中，若设斩波/比较器1002的自动调零电压为Va，则最上位比特变换时斩波/比较器1002的输入端出现的电压(Vx)以式(13)表示。

[0137] Vx＝Vref×C10/∑Ci-Vin+Va (13)

[0138] 梳状电容C0～C10之间无电容值的误差、C10＝512·C、∑Ci＝1024·C时，有Vx＝Vref/2-Vin+Va，用斩波/比较器1002比较Vin与Vref/2的大小关系，进行最上位的变换。这里，Vref＝VREFH-VREFL。

[0139] 但是，实际上，将梳状电容配置成阵列状时，在梳状电容之间其电容值会出现相对误差，因此，比较对象会偏离Vref/2，此偏离表现为AD转换器的特性恶化。与流水线型AD转换器一样，10比特的电荷再分配型AD转换器需要最大0.1％(＝100/2^10)的精度。但是，按照上述的式(13)，电容的总比率表现在电压Vx上，因此Vx的所需精度为0.1％，但作为单位电容C的所需精度，一般为0.1％的数倍左右即可。因此，梳状电容被要求的相对精度为0.2％～0.3％。

[0140] 如上述，电荷再分配型AD转换器63为10比特结构时，需按照0.2～0.3％级的相对精度将梳状电容C0～C10的梳齿部间隔S设定得宽大。但是，如果加宽梳状电容的梳齿部间隔S，就使电容密度减小，集成度因此而降低。所以，对于其电容相对精度低亦无妨的其他模拟宏的梳状电容，将梳齿部间隔S减小来提高集成度。即，将要求“0.2～0.3％”级的相对精度的电荷再分配型AD转换器63的梳状电容的梳齿部间隔S设置成比其他模拟宏的梳状电容的梳齿部间隔S宽，而对于其电容相对精度低亦无妨的其他模拟宏的梳状电容，则减小其梳齿部间隔S，从而实现搭载具有梳状电容的高精度、高集成模拟宏的半导体集成电路。

[0141] 另外，为了达到各模拟宏要求的电容相对精度，不仅梳状电容的梳齿部间隔S，梳齿部宽度W也可改变。这里，将要求“0.2～0.3％”级的相对精度的电荷再分配型AD转换器63的梳状电容的梳齿部间隔S及梳齿部宽度W设置得比其他模拟宏的梳状电容的梳齿部间隔S及梳齿部宽度W宽，而对于其电容相对精度低亦无妨的其他模拟宏的梳状电容，则减小其梳齿部间隔S及梳齿部宽度W，从而实现搭载具有梳状电容的高精度、高集成模拟宏的半导体集成电路。

[0142] 接着，就作为需要相对精度高的电容的模拟宏在LSI芯片上搭载流水线型AD转换器62和电荷再分配型AD转换器63的情况进行说明。

[0143] 如上所述，10比特的流水线型AD转换器需要相对精度为“0.1％”级的梳状电容。另外，同为10比特的电荷再分配型AD转换器需要相对精度为0.2％～0.3％的梳状电容。

[0144] 因此，在LSI芯片50上搭载的模拟宏中，流水线型AD转换器62具有其梳齿部间隔S按“0.1％”级的绝对精度设定的梳状电容，电荷再分配型AD转换器63具有其梳齿部间隔S按“0.2～0.3％”级的相对精度设定的梳状电容。

[0145] 但是，如果加宽梳状电容的梳齿部间隔S，则其电容密度就减小，面积增大，因而集成度降低。因此，对于其电容相对精度低亦无妨的其他模拟宏的梳状电容，将其梳齿部间隔S设置得比电荷再分配型AD转换器63的梳状电容窄，以提高集成度。即，在LSI芯片50上搭载的模拟宏中，流水线型AD转换器62按“0.1％”级的相对精度具有梳齿部间隔S最宽的梳状电容，电荷再分配型AD转换器63按“0.2～0.3％”级的绝对精度具有梳齿部间隔S第二宽的梳状电容。另一方面，其电容相对精度低亦无妨的其他模拟宏，具有其梳齿部间隔S比电荷再分配型AD转换器63的梳状电容窄的梳状电容。从而，实现搭载具有梳状电容的高精度、高集成模拟宏的半导体集成电路。

[0146] 另外，为了达到各模拟宏要求的电容相对精度，不仅梳状电容的梳齿部间隔S，梳齿部宽度W也可改变。在这种情况下，LSI芯片50上搭载的模拟宏中，流水线型AD转换器62按“0.1％”级的相对精度具有梳齿部间隔S及梳齿部宽度W最宽的梳状电容，电荷再分配型AD转换器63按“0.2～0.3％”级的绝对精度具有梳齿部间隔S及梳齿部宽度W第二宽的梳状电容。另一方面，对于其电容相对精度低亦无妨的其他模拟宏，具有其梳齿部间隔S及梳齿部宽度W比电荷再分配型AD转换器63的梳状电容窄的梳状电容。从而，实现搭载具有梳状电容的高精度、高集成模拟宏的半导体集成电路。

[0147] 如上所述，依据本实施例2的半导体集成电路，搭载多个具有多个梳状电容的模拟宏，上述多个模拟宏中，需要相对精度高的电容的模拟宏具有其梳齿部间隔S宽的高精度梳状电容，其电容相对精度低亦无妨的模拟宏具有梳齿部间隔S窄的高密度梳状电容，因此，能够实现搭载具有梳状电容的高精度、高集成模拟宏的半导体集成电路。

[0148] 另外，依据本实施例2的半导体集成电路，不仅各模拟宏的梳状电容的梳齿部间隔S，梳齿部宽度W也可以按照所要求的电容相对精度而设定为不同，因此，能够改善源自半导体集成电路制造时的加工精度的、2个接近电容之间出现的尺寸误差ΔS1、ΔS2，提高梳状电容的相对精度。

[0149] 再有，本实施例2中，作为模拟宏以流水线型AD转换器62、电荷再分配型AD转换器63为例作了说明，但本发明并不以此为限，凡设置多个梳状电容的模拟宏均包括在内。

[0150] (实施例3)本实施例3的半导体集成电路的特征在于，搭载模拟宏，该模拟宏具有多个包括多个梳状电容的模拟电路块，上述梳状电容各自的梳齿部间隔按每个模拟电路块而各不相同。

[0151] 图12是表示具有多个包括梳状电容的模拟电路块的模拟宏之结构例的框图。图12中，模拟宏121具有5个功能各异的模拟电路块。由于模拟电路块1201、1202、1203、
1204、1205的功能各异，所要求的电容精度也不同。因此，各模拟电路块按照所要求的电容绝对精度或相对精度而具有梳齿部间隔S不同的梳状电容。因而，在其电容绝对精度或相对精度低亦无妨的模拟电路块中设置梳齿部间隔S窄的高密度梳状电容来实现高集成度，而在需要绝对精度或相对精度高的电容的模拟电路块中设置梳齿部间隔S宽的梳状电容来实现高精度。

[0152] 而且，不仅各模拟电路块的梳状电容的梳齿部间隔S，而且梳齿部宽度W也可按照所要求的绝对精度或相对精度而设定为不同。从而，通过将电容绝对精度或相对精度低亦无妨的模拟电路块的梳状电容的梳齿部间隔S及梳齿部宽度W都设置得窄，与仅将梳齿部间隔S设置窄的情况相比，能够将该梳状电容设置成更高密度。另外，对于需要绝对精度或相对精度高的电容的模拟电路块的梳状电容，通过加宽其梳齿部间隔S及梳齿部宽度W，与仅加宽梳齿部间隔S的情况相比，能够更加提高该梳状电容的绝对精度或相对精度。

[0153] 以下，就作为具有多个包括多个梳状电容的模拟电路块的模拟宏在LSI芯片50上搭载流水线型AD转换器62的情况进行说明。

[0154] 流水线型AD转换器62，如图8所示，在各流水级进行各为数比特的串行变换，因此，在各级增益电路被要求的处理精度中，以初级增益电路806要求得最严，被要求总比特数的处理精度。另一方面，次级增益电路809，只被要求除去了在初级流水级801变换的比特数后剩余的比特数(n2+n3+n4比特)的处理精度，第3级增益电路812被要求的处理精度更为宽松为(n3+n4比特)。如上述的式(12)所示，在接近的梳状电容的电容值相等时，即反馈电容的电容值(Cf)与采样电容的电容值(Cs)相等时，增益电路的输出(Vout)成为Vout＝2·Vin-Vdac，能够将输入模拟信号与DAC输出之差正确放大到2倍。

[0155] 但是，实际上，由于反馈电容的电容值(Cf)与采样电容的电容值(Cs)之间出现的相对误差，放大率会偏离于2倍，此偏离表现为AD转换器的特性恶化。如果是在n1＝n2＝n3＝1比特、n4＝7比特的各流水级上各以1比特变换的10比特结构的流水线型AD转换器，则初级增益电路需要以0.1％(＝100/2^10)的精度进行放大，第2级增益电路具有0.2％(＝100/2^9)的精度即可，第3级增益电路具有0.4％(＝100/2^8)的精度即可。采样电容的电容值(Cs)与反馈电容的电容值(Cf)之间的相对误差也同样，初级需要“0.1％”级的精度，但第2级为“0.2％”级的精度、第3级为“0.4％”级的精度即可。

[0156] 因此，流水线型AD转换器62中，初级增益电路按“0.1％”级的相对精度具有梳齿部间隔S比其他增益电路宽带梳状电容。但是，如果加宽梳状电容的梳齿部间隔S，电容密度就减小，因而集成度降低。所以，按照所要求的相对精度，越是后级的增益电路，其梳状电容的梳齿部间隔S设置得越窄，以提高梳状电容的电容密度。从而，能够实现搭载具有梳状电容的高精度、高集成流水线型AD转换器的半导体集成电路。

[0157] 而且，不仅各模拟电路块的梳状电容的梳齿部间隔S，梳齿部宽度W也可按所要求的相对精度改变。因而，对于其电容相对精度低亦无妨的模拟电路块，能够通过减小其梳状电容的梳齿部间隔S及梳齿部宽度W，使该梳状电容具有比仅减小梳齿部间隔S时更高的密度。另外，对于需要相对精度高的电容的模拟电路块的梳状电容，能够通过加宽梳齿部间隔S及梳齿部宽度W，使该梳状电容具有比仅将梳齿部间隔S加宽时更高的相对精度。

[0158] 如上所述，依据本实施例3的半导体集成电路，搭载具有多个包括梳状电容的模拟电路块，上述多个模拟电路块中，要求高相对精度的模拟电路块具有梳齿部间隔S宽的高精度梳状电容，而其电容相对精度低亦无妨的模拟电路块则具有梳齿部间隔S窄的高密度梳状电容，因此，能够实现搭载具有梳状电容的高精度、高集成模拟宏的半导体集成电路。

[0159] 另外，依据本实施例3的半导体集成电路，不仅各模拟电路块的梳状电容的梳齿部间隔S，梳齿部宽度W也可按照所要求的电容相对精度而设定为不同，从而能够改善源自半导体集成电路的加工精度的、2个接近电容之间出现的尺寸误差ΔS1、ΔS2，提高电容相对精度。

[0160] 再有，本实施例3中，以流水线型AD转换器62为例说明模拟宏，但本发明并不以此为限，凡具有多个包括梳状电容的模拟电路块的模拟宏均包括在内。

[0161] (实施例4)本实施例4的半导体集成电路上各搭载多个具有多个梳状电容的第1模拟宏和第2模拟宏，第1模拟宏的梳状电容的梳齿部间隔S按照表示实际电容值与理想电容值之间的误差的绝对精度而不同，第2模拟宏的梳状电容的梳齿部间隔S按照表示跟与之接近的梳状电容之间的电容值之差的相对精度而不同。

[0162] 由于各自要求的梳状电容的绝对精度不同，第1模拟宏具有梳齿部间隔S按所要求的绝对精度而不同的梳状电容。即，需要绝对精度高的电容的模拟宏具有梳齿部间隔S宽的高精度梳状电容，而其电容绝对精度低亦无妨的模拟宏则具有梳齿部间隔S窄的高密度梳状电容。

[0163] 而且，不仅梳齿部间隔S，梳齿部宽度W也可以按照电容绝对精度而改变。因而，对于其电容绝对精度低亦无妨的模拟宏的梳状电容，能够通过减小其梳齿部间隔S及梳齿部宽度W而使该梳状电容具有比仅减小梳齿部间隔S时更高的密度。另外，对于需要绝对精度高的电容的模拟宏的梳状电容，可通过加宽梳齿部间隔S及梳齿部宽度W而使该梳状电容具有比仅加宽梳齿部间隔S时更高的绝对精度。

[0164] 另外，由于各自要求的梳状电容的相对精度不同，第2模拟宏按照所要求相对精度而具有梳齿部间隔S不同的梳状电容。因而，对于其电容相对精度低亦无妨的模拟宏，可通过设置梳齿部间隔S窄的高密度梳状电容而实现高的集成度，而对于需要相对精度高的电容的模拟宏，可通过设置梳齿部间隔S宽的梳状电容而实现高精度。

[0165] 而且，不仅梳齿部间隔S，梳齿部宽度W也可按相对精度而改变。因而，对于其电容相对精度低亦无妨的模拟宏的梳状电容，可通过减小梳齿部间隔S及梳齿部宽度W而使该梳状电容具有比仅减小梳齿部间隔S时更高的密度。另外，对于需要相对精度高的电容的模拟宏的梳状电容，可通过加宽梳齿部间隔S及梳齿部宽度W而使该梳状电容具有比仅加宽梳齿部间隔S时更高的精度。

[0166] 以下，就在LSI芯片50上作为第1模拟宏搭载滤波器61和PLL64以及作为第2模拟宏搭载流水线型AD转换器62和电荷再分配型AD转换器63的情况进行说明。

[0167] 首先，说明第1模拟宏。如上所述，滤波器61的梳状电容被要求“百分之几”等级的绝对精度，因此，具有梳齿部间隔S按“百分之几”级的绝对精度设定的梳状电容704、705。另外，如上所述，PLL64的梳状电容被要求“10％”等级的绝对精度，因此，具有其梳齿部间隔S按“10％”级的绝对精度设定的梳状电容1106。另一方面，其电容绝对精度低亦无妨的模拟宏，具有其梳齿部间隔S比PLL64的梳状电容窄的高密度梳状电容。作为其电容绝对精度低亦无妨的其他模拟宏，例如有图6所示的电源布线用旁路电容65。

[0168] 另外，不仅梳状电容的梳齿部间隔S，其梳齿部宽度W也可改变。在这种情况下，滤波器61具有其梳齿部间隔S及梳齿部宽度W按“百分之几”级的绝对精度设定的梳状电容，PLL64具有其梳齿部间隔S及梳齿部宽度W按“10％”级的绝对精度设定的梳状电容1106。

[0169] 接着，说明第2模拟宏。如上所述，若为相同比特，在流水线型AD转换器62和电荷再分配型AD转换器63中，流水线型AD转换器62的梳状电容被要求更高的相对精度。例如，在10比特时，流水线型AD转换器62的电容被要求“0.1％”级的相对精度，而电荷再分配型AD转换器63的电容只被要求“0.2％～0.3％”级的相对精度。

[0170] 因此，在两方均为10比特时，流水线型AD转换器62具有其梳齿部间隔S按“0.1％”级的相对精度设定的梳状电容，而电荷再分配型AD转换器63具有其梳齿部间隔S按“0.2～0.3％”级的相对精度设定的梳状电容。另一方面，对于其电容相对精度低亦无妨的模拟宏，可具有其梳齿部间隔S比电荷再分配型AD转换器63的梳状电容窄的高密度梳状电容。作为其电容相对精度低亦无妨的其他模拟宏，例如有图6所示的电源布线用旁路电容65。

[0171] 另外，不仅梳状电容的梳齿部间隔S，梳齿部宽度W也可改变。两方均为10比特时，流水线型AD转换器62具有其梳齿部间隔S及梳齿部宽度W按“百分之几”级的相对精度设定的梳状电容，而电荷再分配型AD转换器63具有其梳齿部间隔S及梳齿部宽度W按“0.2～0.3％”级的相对精度设定的梳状电容。

[0172] 如上所述，依据本实施例4的半导体集成电路，分别搭载多个具有梳状电容的第1模拟宏和第2模拟宏，上述第1模拟宏具有其梳齿部间隔S按所要求的电容绝对精度而不同的梳状电容，上述第2模拟宏具有其梳齿部间隔S按所要求的电容相对精度而不同的梳状电容，因此，各模拟宏能够具有具备最适合于其电路结构的电容精度的梳状电容，结果，可实现搭载具有梳状电容的高精度模拟宏的半导体集成电路。

[0173] 另外，依据本实施例4的半导体集成电路，不仅各模拟宏的梳状电容的梳齿部间隔S，梳齿部宽度W也可按所要求的电容精度而设定为不同，从而能够改善源自半导体集成电路的加工精度的梳状电容的尺寸误差ΔS1、ΔS2，提高电容精度。产业上的利用可能性

[0174] 如上所述，本发明的搭载多个具有梳状电容的模拟宏半导体集成电路，可适用于混合搭载有模拟电路和数字电路的半导体集成电路，例如，可高精度、低成本地执行相机、电视或视频的图像信号处理、无线LAN等的通信信号处理、DVD等的数字读取通道处理的半导体集成电路。