用于形成高密度沟槽场效应晶体管的结构与方法

摘要

本发明提出了一种半导体结构，包括：沟槽，延伸进入半导体区域。该半导体区域的部分在相邻沟槽之间延伸，形成台面区域。栅电极位于每个沟槽内。第一导电类型的势阱区在相邻沟槽之间的半导体区域内延伸。第二导电类型的源极区位于势阱区。第一导电类型的重体区，位于势阱区内。源极区和重体区与沟槽侧壁相邻，而重体区在源极区上沿沟槽侧壁延伸，且延伸至台面区域的顶面。

权利要求

1.一种半导体结构，包括：

沟槽，延伸进入半导体区域，所述半导体区域的部分在相邻沟槽之间延伸，以形成台面区域；

栅电极，位于每个沟槽内；

第一导电类型的势阱区，在相邻沟槽之间的所述半导体区域内延伸；

第二导电类型的源极区，位于所述势阱区内；以及所述第一导电类型的重体区，位于所述势阱区内，其中，所述源极区和所述重体区与沟槽侧壁相邻，而所述重体区在所述源极区正上方沿所述沟槽侧壁延伸，且延伸至所述台面区域的顶面。

2.根据权利要求1所述的半导体结构，还包括：导体，延伸进入所述沟槽，以沿所述沟槽侧壁与所述源极区相接触。

3.根据权利要求1所述的半导体结构，还包括：互连层，在所述半导体区域上延伸，并沿所述台面区域的顶面与所述重体区相接触。

4.根据权利要求1所述的半导体结构，其中，所述源极区具有延伸进入每个沟槽的部分。

5.根据权利要求4所述的半导体结构，还包括：互连层，在每个沟槽中延伸，以与所述源极区的延伸进入每个沟槽的部分相接触，所述互连层还沿所述台面区域的顶面与所述重体区相接触。

6.一种沟槽场效应晶体管(FET)，包括：沟槽，延伸进入半导体区域；

第一导电类型的势阱区，在相邻沟槽之间的所述半导体区域内延伸；

第一导电类型的重体区，在所述势阱区上延伸，且邻接相邻沟槽的侧壁，其中，所述重体区的掺杂浓度大于所述势阱区的掺杂浓度；

第二导电类型的源极区，邻接所述沟槽侧壁，所述源极区嵌入在位于所述重体区的至少一部分之正下方的所述势阱区中；以及栅电极，位于每个沟槽中，所述栅电极通过电介质与所述势阱区、所述重体区、以及所述源极区相隔离。

7.根据权利要求6所述的沟槽FET，其中，所述源极区沿所述沟槽侧壁与所述栅电极相重叠。

8.根据权利要求6所述的沟槽FET，其中，所述重体区包括垂直延伸部，所述垂直延伸部通过所述源极区而与所述沟槽相隔离。

9.根据权利要求6所述的沟槽FET，还包括：屏蔽电极，位于所述栅电极下的每个沟槽中；以及极间电介质，在所述屏蔽电极与所述栅电极之间延伸。

10.根据权利要求6所述的沟槽FET，还包括：硅区，位于所述栅电极上的每个沟槽中，其中，所述硅区通过介电层与所述栅电极相隔离，而其中，所述硅区沿所述沟槽侧壁与所述源极区相接触；以及互连层，在所述半导体区域上延伸并与所述硅区和所述重体区相接触。

11.根据权利要求6所述的沟槽FET，还包括：源极接触部，位于每个沟槽的上部，沿所述沟槽侧壁与所述源极区和所述重体区相接触。

12.根据权利要求11所述的沟槽FET，其中，所述源极接触部包括硅。

13.根据权利要求11所述的沟槽FET，其中，所述源极接触部包括金属。

14.根据权利要求6所述的沟槽FET，其中，所述源极区具有延伸进入每个沟槽的部分。

15.根据权利要求14所述的沟槽FET，其中，所述源极区的延伸进入每个沟槽的部分在所述栅电极上延伸，并通过介电层与所述栅电极相隔离。

16.根据权利要求14所述的沟槽FET，还包括：互连层，在每个沟槽中延伸，其中，所述互连层与所述源极区的延伸进入每个沟槽的部分相接触。

说明书

用于形成高密度沟槽场效应晶体管的结构与方法

技术领域

[0001] 本发明总体上涉及半导体科技，更具体地，涉及用于在屏蔽的或非屏蔽的具有极小的原胞间距的栅极沟槽场效应晶体管中形成半导体器件的结构和方法。

背景技术

[0002] 为了增加沟槽FET的晶体管封装密度，需要对沟槽宽度以及台面宽度(即，相邻沟槽间的间隔)进行最小化。然而，这两个维度均受限于制造设备、结构需求、对准公差、以及晶体管工作需求。例如，相邻沟槽之间的台面区域的最小宽度受限于用来形成源极区和重体区所需的空间。与形成沟槽以及源极区与重体区相关的对准公差进一步限制了原胞间距(cell pitch)的减小。

[0003] 如今已经提出了很多用于减少沟槽FET的原胞间距的技术，但是还没有任何技术能够在不使制造工艺更加复杂或者不利地影响晶体管性能的前提下实现原胞间距的显著减少。

[0004] 因此，我们需要一种技术，借此以在保证一种简单制造工艺以及良好半导体性能的同时可以减少沟槽FET的原胞间距。

发明内容

[0005] 根据本发明的实施例，一种半导体结构，包括延伸进入半导体区域的沟槽。该半导体区域的部分在相邻沟槽之间延伸，以形成台面区域。栅电极位于每个沟槽内。第一导电类型的势阱区在相邻沟槽之间的半导体区域内延伸。第二导电类型的源极区位于势阱区，而第一导电类型的重体区位于势阱区内。源极区和重体区与沟槽侧壁相邻，而重体区在源极区上沿沟槽侧壁延伸，且延伸至台面区域的顶面。

[0006] 在一个实施例中，该半导体结构还包括延伸进入沟槽以沿沟槽侧壁与源极区相接触的导体。

[0007] 在另一实施例中，该半导体结构还包括：互连层，在半导体区域上延伸，并沿台面区域的顶面与重体区相接触。

[0008] 在又一实施例中，源极区具有延伸进入每个沟槽的部分。

[0009] 根据本发明的另一实施例，如下形成沟槽场效应晶体管(FET)。形成延伸进入半导体区域的沟槽。在半导体区域内形成第一导电类型的势阱区。在势阱区内形成第一导电类型的重体区。重体区的掺杂浓度大于势阱区的掺杂浓度，且重体区邻接沟槽侧壁。在势阱区中沿直接位于重体区下方的沟槽侧壁形成第二导电类型的源极区。在电介质上的每个沟槽中形成栅电极。

[0010] 在一个实施例中，源极区沿沟槽侧壁与栅电极重叠。

[0011] 在另一实施例中，重体区包括垂直延伸部，所述垂直延伸部通过源极区与沟槽相隔离。

[0012] 在另一实施例中，在形成栅电极之前，在每个沟槽的底部中形成屏蔽电极，以及，在屏蔽电极上形成极间电介质。

[0013] 在又一实施例中，在栅电极上的每个沟槽中形成介电层，并在介电层上的每个沟槽中形成导体。导体沿沟槽侧壁与源极区相接触。

[0014] 根据本发明的又一实施例，一种形成沟槽场效应晶体管(FET)的方法包括：形成延伸进入半导体区域的沟槽；在半导体区域内形成第一导电类型的势阱区；在势阱区内形成第一导电类型的重体区，其中，重体区的掺杂浓度大于势阱区的掺杂浓度，且其中，重体区邻接沟槽侧壁；在势阱区中沿直接位于重体区下方的沟槽侧壁形成第二导电类型的源极区；以及在电介质上的每个沟槽中形成栅电极。

[0015] 在一个实施例中，源极区沿沟槽侧壁与栅电极相重叠。

[0016] 在另一实施例中，重体区包括垂直延伸部，该垂直延伸部通过源极区与沟槽相隔离。

[0017] 在另一实施例中，该方法还包括：在形成栅电极之前，在每个沟槽的底部形成屏蔽电极；并在屏蔽电极上形成极间电极。

[0018] 在另一实施例中，该方法还包括：在栅电极上的每个沟槽中形成介电层；并在介电层上的每个沟槽中形成导体，该导体沿沟槽侧壁与源极区相接触。

[0019] 在另一实施例中，该导体包括硅。

[0020] 在另一实施例中，该方法还包括：该导体包括金属。

[0021] 在另一实施例中，该源极区具有延伸进入每个沟槽的部分。

[0022] 在另一实施例中，该源极区的延伸进入每个沟槽的部分在栅电极上延伸，并通过介电层与栅电极相隔离。

[0023] 在另一实施例中，该方法还包括：在每个沟槽中形成导体，该导体通过介电层与栅电极相隔离，并与延伸至每个沟槽的源极区的部分相接触。

[0024] 根据本发明的又一实施例，一种形成沟槽场效应晶体管(FET)的方法包括：形成延伸至半导体区域的沟槽；在每个沟槽内形成栅电极；在每个沟槽中的栅电极上形成电介质；在电介质上形成第一导电类型的源极区，该源极区被凹进在每个沟槽；以及形成延伸进入每个沟槽并与源极区上表面相接触的源极互连。

[0025] 在一个实施例中，所有的源极接触部均位于沟槽中。

[0026] 在另一实施例中，该方法还包括：在形成栅电极之前，在每个沟槽的底部中形成屏蔽电极；并在每个沟槽的屏蔽电极上形成极间电介质。

[0027] 在另一实施例中，该方法还包括：在半导体区域中形成第二导电类型的势阱区；在势阱区中形成第二导电类型的重体区，该重体区邻接沟槽侧壁，其中，重体区的掺杂浓度高于势阱区的掺杂浓度，而其中，源极区不邻接重体区。

[0028] 在另一实施例中，该方法还包括：在半导体区域中形成第二导电类型的势阱区，其中，源极区包括横向延伸进入势阱区的部分；以及在势阱区中以及邻近于源极区的横向延伸部处形成第二导电类型的重体区，该重体区的掺杂浓度高于势阱区的掺杂浓度。

[0029] 在另一实施例中，该方法还包括：在半导体区域上形成互连层，其中，重体区沿邻近每个沟槽的台面区域的上表面延伸，且互连层沿台面区域的上表面与重体区相接触。

[0030] 下面的详尽描述和附图将提供本发明的本质和优点的更好的理解。

附图说明

[0031] 图1A至图1I是根据本发明一个实施例的用于形成在重体区下具有源极区的屏蔽栅极沟槽FET结构的工艺中的多个步骤的简化截面图；

[0032] 图2是根据本发明一个实施例的在重体区下具有源极区的屏蔽栅极沟槽FET结构的简化截面图；

[0033] 图3A至图3D是根据本发明另一实施例的用于形成具有在沟槽内形成的源极区的屏蔽栅极沟槽FET结构的工艺中的多个步骤的简化截面图；

[0034] 图4是根据本发明另一实施例的具有在沟槽内形成的源极区的沟槽-栅极FET结构的简化截面图；

[0035] 图5A至图5L是根据本发明一个实施例的用于形成具有在重体区下以及在沟槽内形成的源极区的屏蔽栅极沟槽FET结构的工艺中的多个步骤的简化截面图；

[0036] 图6是根据本发明一个实施例的具有在重体区下以及在沟槽内形成的源极区的沟槽-栅极FET结构的简化截面图；以及

[0037] 图7是根据本发明又一实施例的具有在沟槽内的源极区的屏蔽栅极沟槽FET结构的简化截面图。

具体实施方式

[0038] 根据本发明的实施例，可以使用简单的制造工艺获取具有减小的原胞间距的沟槽FET结构。一些实施例包括了在重体区下具有源极区的FET结构。其他实施例包括了在沟槽内具有源极区的FET结构。这些实施例中的每一个均能够通过使源极区远离台面区表面而使原胞间距减小，从而达到台面区的更小的最小宽度。本发明的这些和其他实施例以及其他特征和优点会在下文中更为详尽地描述。

[0039] 应理解，下面的描述仅是示例，而本发明的范围不限于这些特定的实施例。应注意，本申请中示图的维度没有比例限制，且相对维度偶尔会在尺寸上放大或缩小以便更为清晰地示出多种结构特征。此外，尽管每个图中均仅示出了一个沟槽，应理解，示出的结构可以在半导体器件中复制多次。

[0040] 图1A至图1I是根据本发明一个实施例的用于形成在重体区下具有源极区的屏蔽栅极沟槽FET结构的工艺中的多个步骤的简化截面图。在图1A中，使用传统的照相平版印刷法和蚀刻技术在半导体区域100形成沟槽101。在一个实施例中，半导体区域100包括在高掺杂的n+型衬底102上延伸的n型漂移区104。在一些实施例中，沟槽101延伸进入并终止在漂移区104内部。在其他实施例中，沟槽101延伸经过漂移区104并终止在衬底102内部。

[0041] 使用公知技术在沟槽101内形成屏蔽电介质108、屏蔽电极106、极间电介质(IED)110、栅极电介质114、以及栅电极112。例如，屏蔽电介质108和屏蔽电极106的形成可以包括使用传统的沉积或热氧化工艺沿沟槽101的侧壁和底部形成介电层。可以使用传统的多晶硅沉积工艺在介电层上形成一层多晶硅。然后可以使用公知技术蚀刻介电层和多晶硅层，以使这些层凹进(recess)，并在沟槽101的底部中形成屏蔽电介质108和屏蔽电极106。IED 110的形成可以包括使用传统的电介质沉积工艺在屏蔽电极106上形成介电层。
之后，一种或多种传统的干或湿蚀刻工艺可以用来使电介质凹进并形成IED 110。可以使用传统的沉积或热氧化工艺沿上部沟槽侧壁以及在台面区域上形成栅极电介质114。栅电极
112的形成可以包括使用传统的多晶硅沉积工艺在栅极电介质114上形成多晶硅层。一种或多种传统的多晶硅蚀刻或化学机械抛光(CMP)工艺可以用于将多晶硅从台面区域上移除，并形成栅电极112。

[0042] 在一个实施例中，可以使用公知技术对栅电极112进行n型掺杂。例如，在一些实施例中，可以在沉积工艺期间在原位置掺杂栅电极112。在其他实施例中，可以在沉积工艺之后通过在栅电极112上沉积掺杂的材料并将掺杂物热扩散进入栅电极112来掺杂栅电极112。

[0043] 图1B至图1D示出了一种在半导体区域100中形成势阱区116以及重体区118的方法。在其他实施例中，可以使用公知技术在沟槽形成之前形成势阱区116和重体区118。

[0044] 在图1B中，传统的注入工艺可以用于将p型掺杂物注入至半导体区域100的上部。在一个实施例中，p型势阱注入物与p+重体注入物可以是活性区中的包层注入物(blanket implant)。在其他实施例中，掩膜(mask)可以在p+重体注入期间使用，以形成周期性重体区。

[0045] 在图1C中，一种或多种传统的蚀刻工艺可以用于使栅电极112凹进沟槽101。在一些实施例中，可以在p型势阱注入之前凹进栅电极112。在其他实施例中，重体区118是相对较浅的，以使p型掺杂物从重体区118到下部的在后续步骤中形成的源极区124的外扩散最小化。总之，可以妥善控制重体区118的深度和掺杂浓度以及多晶硅112凹进的深度，以获得期望的结构特性和器件性能。

[0046] 在图1D中，一种或多种传统的扩散工艺可以用来激活p型掺杂物，并邻近沟槽101形成势阱区116和重体区118。在一个实施例中，可以使用热扩散工艺。热扩散工艺可以将p型掺杂物驱赶进入半导体区域100，并在栅电极112上形成电介质120，以及沿上部沟槽侧壁和在台面表面上形成电介质122。在一些实施例中，电介质122可以包括一部分栅极电介质114，因而厚于电介质120。在一些实施例中，电介质120、122可以在势阱区116和重体区118形成之后被移除。

[0047] 在图1E中，可以使用公知技术在重体区118下面、沟槽101每侧的侧面形成n+型源极区124。在一个实施例中，可以以大约20°至80°之间的角度使用一种或多种传统的成角(angled)注入工艺形成源极区124。在一些实施例中，源极区124可以是自对准的，因而可以使用包层注入物在激活区形成。例如，沿沟槽101的侧壁的源极区124的底部可以取决于栅电极112的上表面的位置。沿沟槽101侧壁的源极区124的顶部可以取决于重体区118的深度。重体区118可以具有高掺杂浓度，并保持为p+传导类型，尽管n型掺杂物在源极区124形成期间被注入重体区118。例如，在一个实施例中，可以以大约15 15 2
6×10 -8×10 原子/cm 之间的剂量以及大约20-100keV之间的能量使用浅硼(shallow
15 15 2
boron)或BF2注入物形成重体区118，并可以以大约3×10 -5×10 原子/cm 之间的剂量以及大约20-100keV之间的能量使用浅(shallow)砷注入物形成源极区124。当在重体注入之前执行源极注入时，可以颠倒该注入次序。

[0048] 如图1F所示，一些实施例可以包括使用公知技术在源极区124附近形成的p+区域126。p+区域126的剂量和能量可以根据公知技术进行妥善设计，以有效地减小串联电阻。例如，在一个实施例中，可以以大约7°至80°之间的角度使用一种或多种传统的成14 15 2
角注入工艺形成p+区域126，从而以大约1×10 -1×10 原子/cm 之间的剂量以及大约
20-250keV之间的能量注入硼。

[0049] 在图1G中，可以使用公知技术将电介质材料128沉积在沟槽101的上部中。在一个实施例中，传统的化学蒸汽沉积(CVD)工艺可以用来使用含氧化物的电介质材料(诸如硼磷硅玻璃(BPSG))填充沟槽101。在图1H中，一种或多种传统的湿或干蚀刻工艺被用来使电介质材料128凹进沟槽101以形成介电层129。在一些实施例中，在掘入蚀刻(recess etch)之后，沿沟槽侧壁暴露源极区124的部分。

[0050] 在图1I，可以使用公知技术用互连层130填充沟槽101的上部。在一个实施例中，互连层130可以包括金属，且使用传统的金属沉积工艺而形成。互连层130沿沟槽101的侧壁与源极区124和重体区118相接触，但通过介电层129与栅电极112隔离。在一些实施例中，互连层130可以沿台面表面与重体区118接触。

[0051] 图2是根据本发明一个实施例的在重体区218下具有源极区224的沟槽栅极FET结构的简化截面图。除了屏蔽电介质108、屏蔽电极106、以及IED 110之外，可以以近似于参照图1A至图1I的上述说明的方式形成图2中示出的沟槽栅极FET结构。例如，沟槽201可以以近似于参照图1A的上述说明的方式形成在半导体区域200内，除了沟槽201不延长深至图1A中的沟槽101。在一些实施例中，可以沿沟槽201的底部形成厚底电介质(TBD)215，以降低栅-漏电容。任何一种形成TBD的公知工艺技术均可以使用。例如，我们可以使用在于2008年六月20日提交的广泛转让的题为“Structure and Method for Forming a Thick Bottom Dielectric(TBD)for Trench-Gate Devices”的第12/143,510号专利申请，其全部内容通过引证结合在此。

[0052] 可以以近似于参照图1A的上述说明的方式形成栅极电介质214和栅电极212。可以以近似于参照图1A至图1D的上述说明的方式形成重体区218和势阱区216。可以以近似于参照图1E至图1I的上述说明的方式形成互连层230。

[0053] 如图1I和图2中所示，将源极区124、224置于重体区118、218下能有利地减少原胞间距。原胞间距不受沿台面区域表面形成源极区所需的空间或相关的对准公差的限制。在一些实施例中，相比于传统的沟槽FET结构，原胞间距可以缩小约25-50％。此外，可以使用简单的制作工艺形成这些图中示出的沟槽FET结构。例如，源极接触是自对准的，因而可以删除掩膜步骤；重体和势阱可以同时退火，因而可以删除单独的重体退火；而互连层130、230沿沟槽侧壁和台面表面接触重体区，因而可以删除典型地需要掩膜步骤的重体接触开口(contact opening)的形成。根据本发明实施例形成的沟槽FET的其他优点和特征包括增加的产量(使用自对准工艺提升了源极和重体接触部的对准)、低源极接触电阻(经源极接触部没有重体注入物；没有重体退火期间来自BPSG源极接触部的自动掺杂)、提升的重体接触部(通过沿上部沟槽侧壁接触重体区以及接触非常一致的p++掺杂的台面表面)、重体接触部的剥落(scaling)(由于提升的重体接触部)、低沟道电阻、提升的阈值电压和更高的截止电压(从重体区到沟道的扩散更少了)。

[0054] 图3A至图3D是根据本发明另一实施例的用于形成具有在沟槽内形成的源极区的屏蔽栅极沟槽FET结构的工艺中的多个步骤的简化截面图。该实施例可以包括沟槽内部的导电材料(其用作源极区的部分或全部)以及如图3D所示覆盖该结构并接触该导电材料的互连层。

[0055] 可以以近似于参照图1A至图1H的上述说明的方式形成图3A所示的结构，因而这里不再赘述。在图3B中，使用公知技术沿暴露的沟槽301的上部侧壁形成电介质隔板332。在一个实施例中，隔板332包括氮化物，且使用传统的氮化物CVD和隔板(spacer)蚀刻工艺而形成。在一些实施例中，可以在形成隔板332之前沿上部沟槽侧壁形成介电层(未示出)，以减轻隔板332的压力。

[0056] 在图3C中，可以在邻近每个沟槽301的台面区域上形成介电层334。隔板332在该步骤期间防止沿上部沟槽侧壁形成介电层。在一个实施例中，介电层334包括氧化物，且使用传统的热氧化工艺以800-1000℃之间的温度而形成。低温可以最小化来自势阱区316和重体区318的掺杂物外扩散(out-diffusion)。氧化工艺可以增加栅电极312上的介电层329的厚度。其可以在对应于图1H所示的工艺步骤的掘入蚀刻期间进行补偿。之后介电层334、隔板332的形成可以被移除已暴露上部沟槽侧壁。在一个实施例中，使用传统的热磷酸蚀刻移除隔板332。

[0057] 在图3D中，可以使用公知技术在沟槽301中形成导电材料336。在一个实施例中，导电材料336包括多晶硅，且可以使用传统的多晶硅沉积工艺进行沉积。可以使用公知技术对多晶硅进行例如n型掺杂。例如，在一个实施例中，使用传统的原位沉积工艺在原位掺杂多晶硅。一种或多种传统的蚀刻和/或CMP工艺(例如，使用电介质334作为蚀刻阻止)可以用来移除延伸在沟槽301外部的多晶硅的部分。在一些实施例中，多晶硅可以稍微凹进沟槽301。介电层334可以在多晶硅移除工艺期间保护台面表面。可以使用传统的蚀刻和/或CMP工艺移除介电层334。在其他实施例中，导电材料336可以包括硅，且使用传统的选择性外延沉积工艺而形成。在一些实施例中，可以用诸如磷和/或砷的n型掺杂物原地掺杂导电材料336。

[0058] 可以使用公知技术在该结构上形成互连层338。在一个实施例中，互连层338可以包括金属，且使用传统的金属沉积工艺而形成。互连层338可以沿台面表面以及导电材料336的顶部表面接触重体区318。在一个实施例中，通过使用公知技术将掺杂物(例如，磷)从导电材料336外扩散到势阱区314内部，而非通过如图1E所示的成角的源极注入，来形成源极区324。

[0059] 图4是根据本发明另一实施例的具有在沟槽内形成的源极区的沟槽-栅极FET结构的简化截面图。可以以近似于参照图2的上述说明的方式形成沟槽401、TBD 415、栅极电介质414、以及栅电极412。可以以近似于参照图3A至图3D的上述说明的方式形成源极区424、p+区域426、以及介电层429。还可以以近似于参照图3A至图3D的上述说明的方式形成图4中示出的沟槽栅极FET结构的剩余部分。

[0060] 图5A至图5L是根据本发明一个实施例的用于形成具有在重体区下以及在沟槽内形成的源极区的屏蔽栅极沟槽FET结构的工艺中的多个步骤的简化截面图。图5A至图5D对应于前述的图1A至图1D，因而这里不再赘述。

[0061] 在图5E中，可以使用公知技术沿电介质522的垂直侧壁形成电介质隔板532。在一个实施例中，隔板532可以包括氮化物，且可以使用传统的氮化物CVD和隔板蚀刻工艺而形成。

[0062] 在图5F中，可以在邻近沟槽501的台面区域上形成介电层536，并可以在栅电极512上形成介电层538。在一些实施例中，介电层536、538可以分别包括介电层522、520的部分。介电层532在电介质形成工艺期间保护沿上部沟槽侧壁延伸的介电层522的部分。在一个实施例中，介电层536、538可以包括氧化物，且可以使用传统的热氧化工艺以
700-800℃之间的温度下形成。低温工艺可以最小化来自势阱区516和重体区518的掺杂物外扩散。隔板532在热氧化期间防止沿上部沟槽侧壁的台面的氧化。之后介电层536、
538、隔板532的形成可以使用一种或多种传统的蚀刻工艺而被移除。在一个实施例中，可以使用热磷酸蚀刻移除隔板532。

[0063] 在图5G中，填充材料540可以形成在沟槽501的上部中以及在邻近沟槽501的台面区域上。在一个实施例中，填充材料540包括多晶硅，且可以使用传统的多晶硅沉积工艺而形成。在图5H中，使用一种或多种传统的湿或干蚀刻工艺使多晶硅凹进沟槽501，以形成牺牲层541。在一个实施例中，牺牲层541的上表面在沟槽501中可以比重体区518的底面更低，这是由于其从后续步骤将会变得明显。介电层522和536在多晶硅凹进期间保护硅台面。

[0064] 在图5I中，可以使用公知技术沿暴露的介电层522的垂直侧壁形成电介质隔板542。在一个实施例中，隔板542可以包括氧化物，且可以使用传统的氧化物沉积和隔板蚀刻工艺而形成。

[0065] 在图5J中，可以使用公知技术移除牺牲层541。在一个实施例中，可以使用一种或多种传统的湿蚀刻和/或各向同性的干蚀刻工艺移除牺牲层541。对于牺牲层541而言，蚀刻工艺可以是选择性的，从而可以移除最小量的隔板542和介电层536、538。

[0066] 还可以移除邻近牺牲层541的介电层522的暴露部分，以暴露小窗口521，穿过该小窗口，可以使势阱区616凹进。在一个实施例中，介电层522可以包括氧化物，且可以通过使用一种或多种传统的湿蚀刻工艺移除介电层522的暴露部分来形成窗口521。还可以移除至少一部分隔板542和介电层536、538。例如，在一些实施例中，隔板542可以如图5J所示全部移除。在其他实施例中，至少部分的隔板542仍存留。当介电层开始形成时，可以补偿介电层538的厚度的损失，以确保接下来形成的栅电极512和源极区544之间的充足的隔离。高电压器件可能需要比低电压器件更厚的介电层538。

[0067] 在图5K中，可以使用公知技术将n+型源极区544形成在介电层538上。源极区544沿沟槽501的侧壁与半导体区域500的暴露部分相接触。在一个实施例中，源极区544可以包括多晶硅，且可以使用传统的低温选择性CVD沉积工艺以500-650℃之间的温度下形成。在其他实施例中，源极区544可以包括硅，且使用传统的选择性外延沉积工艺而形成的。在一些实施例中，可以用诸如磷和/或砷的n型掺杂物原地掺杂源极区544。

[0068] 至少一部分源极区544中的n型掺杂物可以扩散进入势阱区516，以形成源极区544的横向延伸的部分546。在一个实施例中，n型掺杂物可以在源极区544的沉积期间扩散进入势阱区516。在其他实施例中，传统的扩散工艺可以用来将n型掺杂物从源极区544扩散进入势阱区516。在一些实施例中，横向延伸的部分546可以沿沟槽的深度与栅电极
512重叠。扩散进入势阱区516的程度可以妥善设计，以减小串联电阻。例如，如果需要更多的外扩散，则可以使用磷掺杂物掺杂源极区544，而如果需要最小的外扩散时，则可以使用砷掺杂物掺杂源极区544。

[0069] 在图5L中，可以使用传统的蚀刻和/或CMP工艺移除介电层536，而沟槽501的上部可以使用公知技术以互连层548来填充。在一个实施例中，互连层548可以包括金属，且可以使用传统的金属沉积工艺而形成。互连层548可以接触沟槽501内部的源极区544的顶面，且可以沿台面区域的表面与重体区518相接触。在另一实施例中，还可以在形成互连层548之前移除介电层522，以使互连层548沿上部沟槽侧壁与重体区518进行额外接触。

[0070] 图6是根据本发明一个实施例的具有在重体区下以及在沟槽内形成的源极区的沟槽-栅极FET结构的简化截面图。可以以近似于参照图2的上述说明的方式形成沟槽601、TBD 615、栅极电介质614、以及栅电极612。可以以近似于参照图5E至图5L的上述说明的方式形成图6中示出的沟槽栅极FET结构的剩余部分。

[0071] 图7是根据本发明又一实施例的具有在沟槽内的源极区的屏蔽栅极沟槽FET结构的简化截面图。除了形成横向延伸的部分546之外，可以以近似于参照图5A至图5L的上述说明的方式形成图7中示出的屏蔽栅极沟槽FET结构。例如，在一个实施例中，可以使用砷原地掺杂n型源极区744，且由于砷的低扩散能力，仅很少的砷可以在沉积源极区744期间扩散进入势阱区716。在另一实施例中，在形成互连层748之前，可以以近似于参照图3D的上述说明的方式在沟槽701上部形成导电材料(未示出)。可选地，可以以近似于参照图6的上述说明的方式形成图7的沟槽栅极FET变化。

[0072] 图5L、图6、以及图7中示出的沟槽FET结构有利地提供了很多与上述图1I、图2、图3D、以及图4中示出的结构相同的优点和特征。此外，图5L和图6中示出的沟槽FET结构可以沿沟槽的深度提供横向延伸区域546、646以及栅电极512、612之间的重叠，从而降低寄生晶体管效应。横向延伸区域546、646还可以降低串联电阻。图7中示出的沟槽FET结构可以提供在源极区与重体区之间没有直接接触的结构，因而降低了重体区与源极区之间的相互扩散。

[0073] 应注意，尽管由图1I、图2、图3D、图4、图5L、图6、以及图7描述的实施例示出了n沟道FET，p沟道FET可以通过翻转多种半导体区的极性来获得。此外，在实施例中，其中，区域104、204、304、404、504、604、704分别是在衬底102、202、302、402、502、602、702上延伸的外延层，在衬底和外延层导电类型相同时获取MOSFET，而在衬底与外延层导电类型相反时获取IGBT。

[0074] 尽管以上示出并描述了多个特定实施例，本发明的实施例并不限于此。例如，应理解，在不背离本发明的情况下，示出并描述的结构的掺杂极性可以翻转，和/或多种元件的掺杂浓度可以改变。此外，上述多种实施例可以在硅、碳化硅、砷化镓、氮化镓、金刚石、或其他半导体材料上实施。此外，在不背离本发明的范围的情况下，本发明的一个或多个实施例的特征可以与本发明的其他实施例的一个或多个特征相结合。

[0075] 因此，本发明的范围不应由上述描述来确定，而应由所附权利要求连同其等同替代物的全部范围来确定。