结势垒肖特基二极管

摘要

一种结势垒肖特基二极管具有：一N型井，具有一表面及一第一杂质浓度；一P型阳极区，位在该井之表面内并具有一第二杂质浓度；以及一N型阴极区，位在该井之表面内并水平紧靠该阳极区，且具有一第三杂质浓度。一第一N型区垂直紧靠该阳极区及该阴极区，并具有一第四杂质浓度。一欧姆接触系形成达至该阳极，且一肖特基接触系形成达至该阴极。该第四杂质浓度系小于该第一、第二及第三杂质浓度。一双硅化物结构也被纳入。

权利要求

1.一种集成电路中的结势垒肖特基二极管，该二极管包括：一N型井，位于P型基板中并具有一表面及第一杂质浓度；

一P型阳极区，位于该井之表面内并具有一底面，且具有一第二杂质浓度；

一N型阴极区，位于该井之表面内、水平紧靠该阳极区并具有一底面，且具有一第三杂质浓度；

一第一N型区，垂直紧靠该阳极区及该阴极区的底面，并具有位于该阳极区的底面处的一第四杂质浓度；

一埋入N型区，位于该N型井之内并具有一第五杂质浓度；

一通达至该阳极区的欧姆接触，一通达至该阴极区之肖特基接触，及一从该表面通达至该埋入区之接触；以及该位于该阳极区的底面处的第四杂质浓度系小于该第一、第二、第三及第五杂质浓度。

2.如权利要求1所述的二极管，其中，阴极区及阳极区实质上具有相同深度。

3.如权利要求1所述的二极管，其中，阴极区及阳极区系同心。

4.如权利要求1所述的二极管，其中，包括二个隔开的阳极区，并且该阴极区在该二个隔开的阳极区之间。

5.如权利要求1所述的二极管，其中，包括二个隔开的阴极区，并且该阳极区在该二个隔开的阴极区之间。

6.如权利要求1所述的二极管，其中，该第四杂质浓度比该第二杂质浓度之最大值小至少一个数量级大小，且该第四杂质浓度比该第三杂质浓度的最大值小至少一个数量级大小。

7.如权利要求1所述的二极管，其中，该第二、第三及第四杂质浓度系具有用以产生一至少60伏特之逆向阻挡电压之二极管之值。

8.如权利要求1所述的二极管，其中，该N型井包含垂直紧靠该第一N型区下方并具有一第六杂质浓度之一埋入P型区。

9.如权利要求8所述的二极管，其中，该第二、第三、第四及第六杂质浓度具有用以产生一至少70伏特之逆向阻挡电压之二极管之值。

10.如权利要求8所述的二极管，其中，该第二、第三、第四及第六杂质浓度具有用以产生一至少90伏特之逆向阻挡电压之二极管之值。

11.如权利要求1所述的二极管，其中，该第一N型区将该阳极区和阴极区与该埋入N型区垂直隔离。

12.如权利要求1所述的二极管，其中，通达至该阴极区之肖特基接触系一在该阴极区上及该阳极区之相邻部分上之第一硅化物层，并且包含一位在该阳极区上具有与该第一硅化物层不同材料之第二硅化物层，并且该第一及第二硅化物层彼此系相互隔离于该表面上。

13.如权利要求12所述的二极管，其中，该井包含位于该表面而具有较该表面阴极区的杂质浓度高之杂质浓度之一N型阴极接触区，且其中，部分的第二硅化物层系位在部分的该阴极接触区上，而通达至该井之欧姆接触系通达至该阴极接触区上之部分第二硅化物层。

14.如权利要求12所述的二极管，其中，该第一硅化物层系硅化钴或硅化钛，且该第二硅化物层系硅化钛或硅化铂。

15.一种制造权利要求12所述的二极管的方法，该方法包含：在该N型井之表面内形成该P型阳极区；

形成具有开口之一第一屏蔽，该开口露出该井表面之阴极区及该阳极区之相邻部分；

施加一第一材料，并与该阴极区及阳极区之露出部分形成第一材料之第一硅化物层；

形成具有开口之一第二屏蔽，该开口露出不含该第一硅化物层之部分阳极区；

施加一与该第一材料不同之第二材料，并与该阳极区之露出部分形成第二材料之第二硅化物层；以及形成一欧姆接触而通达至该阳极区上的该第二硅化物层，及形成一欧姆接触而通达至该井。

说明书

结势垒肖特基二极管

[0001] 发明所属之技术领域

[0002] 本发明揭示大体上关于一种结势垒肖特基二极管(JBS)，且更特别地，关于一种具有较高逆向阻挡电压之结势垒肖特基二极管。

[0003] 先前技术

[0004] 集成电路大体上包含提供功率应用之肖特基二极管。肖特基二极管在高逆向偏压及高温度下具有超泄漏倾向。电路设计者使用结势垒肖特基二极管来针对泄漏性肖特基二极管提供一解决方法。此种结合提供一类肖特基的顺向传导及类PN二极管的逆向阻挡电压。它基本上包含并行的PN接面及肖特基接面二极管。虽然这个已解决泄漏问题，但至今所建立之结势垒肖特基二极管在历史上具有30伏特范围之逆向阻挡电压。有需要提供具有实质上较大逆向阻挡电压之改善的结势垒肖特基二极管。

[0005] 在集成电路中之肖特基二极管的形成大体上使用金属，其与用于整个集成电路之硅基板形成一硅化物。例如，需要一低泄漏且低顺向偏压压降之肖特基二极管之集成电路，典型地系以使用钛做为该硅化金属之制程来制造。所形成之二硅化钛已知虽具有一低势垒高度以形成低顺向偏压压降，但具有较其它硅化物高之逆向泄漏。在一些应用中，想要在较高顺向偏压压降损失下具有一较低逆向泄漏电流。在相同制程中使用不同硅化物在历史上已因交互污染而被舍去。本揭示提供一种实施不交互污染之双硅化物制程之方法。

发明内容

[0006] 本发明之结势垒肖特基二极管具有：一N型井，具有一表面及一第一杂质浓度；一P型阳极区，位在该井之表面内并具有一第二杂质浓度；以及一N型阴极区，位在该井之表面内并水平紧靠该阳极区，且具有一第三杂质浓度。一第一N型区垂直紧靠该阳极区及该阴极区，并具有一第四杂质浓度。一欧姆接触系形成达至该阳极及井，且一肖特基接触系形成达至该阴极。该第四杂质浓度系小于该第一、第二及第三杂质浓度。

[0007] 该阴极及阳极区实质上具有相同深度。该阴极及阳极区可以是同心的。该阴极区可位在二隔开阳极区之间，或该阳极区可位在二隔开阴极区之间。

[0008] 该阳极区之最大杂质浓度系低于该表面。该第四杂质浓度的最大值可较该第二杂质浓度的最大值小一个数量级大小，且该第四杂质浓度的最小值可较该第三杂质浓度的最大值小一个数量级大小。该第二、第三及第四杂质浓度系具有产生一至少60伏特之逆向阻挡电压之二极管之值。

[0009] 该N型井可包含垂直紧靠在该第一N型区下方并具有一第五杂质浓度之一埋入P型区。该第二、第三、第四及第五杂质浓度可具有产生一至少70伏特或至少90伏特之逆向阻挡电压之二极管之值。

[0010] 本发明之双硅化物结势垒肖特基二极管具有：一具有表面之N型硅井；一在该井之表面中之P型阳极区；以及一部分井表面乃水平紧靠在该阳极区且为N型阴极区。一第一硅化物层系在该阴极区上及该阳极区之相邻部分上。该第一硅化物层与该阴极区形成一肖特基势垒。一不同于该第一硅化物层材料之第二硅化物层系在该阳极区上。一欧姆接触系达至该阳极区上之第二硅化物层，且一欧姆接触系达至该井。

[0011] 虽然该结势垒肖特基二极管大体上系使用于集成电路，但此结势垒肖特基二极管可为一独立装置。

[0012] 在结合附图做考虑时，本揭示之这些及其它观念由本揭示之下列详细说明中会变得显而易见。

[0013] 图式简单说明

[0014] 图1系一包含整合本揭示原理之结势垒肖特基二极管之集成电路之剖面图。

[0015] 图2系一整合本揭示原理之结势垒肖特基二极管之阳极及阴极区之第一安排之简图。

[0016] 图3系一整合本揭示原理之结势垒肖特基二极管之阳极及阴极区之第二安排之简图。

[0017] 图4系一整合本揭示原理之结势垒肖特基二极管之阳极及阴极区之第三安排之简图。

[0018] 图5系一整合本揭示原理之结势垒肖特基二极管之阳极及阴极区之第四安排之简图。

[0019] 图6系一整合本揭示原理之第一结势垒肖特基二极管之剖面图。

[0020] 图7系沿着图6切线3之杂质浓度图。

[0021] 图8系沿着图6切线1之杂质浓度图。

[0022] 图9系沿着图6切线2之杂质浓度图。

[0023] 图10系一整合本揭示原理之第二结势垒肖特基二极管之剖面图。

[0024] 图11系沿着图10切线3之杂质浓度图。

[0025] 图12系沿着图10切线1之杂质浓度图。

[0026] 图13系沿着图10切线2之杂质浓度图。

[0027] 图14系根据本揭示方法之第一屏蔽阶段下之一包含结势垒肖特基二极管之集成电路之剖面图。

[0028] 图15系在本揭示方法之第一硅化物阶段后之集成电路之剖面图。

[0029] 图16系本揭示方法之第二屏蔽阶段下之集成电路之剖面图。

[0030] 图17系在本揭示方法之第二硅化物阶段后之集成电路之剖面图。

[0031] 图18系在本揭示方法之交互连接阶段后之集成电路之剖面图。

[0032] 图19系在本揭示方法之交互连接阶段后之另一集成电路之剖面图。

[0033] 实施方式

[0034] 图1说明包含一场效晶体管FET 12及一结势垒肖特基二极管14之集成电路10。一P型基板16包含侧氧化物隔离区18，其提供包含该场效晶体管12及该结势垒肖特基二极管14之各种装置间的表面侧隔离。所示该场效晶体管12包含在该P型基板16内之N型源极20及漏极22。藉由一栅极氧化物26将一栅极24与该源极20及该漏极22间之通道区做隔离。同时显示源极接触28及漏极接触29。

[0035] 该结势垒肖特基二极管14包含一具有一埋入N+层32之N型井30。该结势垒肖特基二极管14之上部或表面区包含一N-区34。一对P型阳极区38A及38B系形成于该区域34表面内。一阴极区40侧靠着该对阳极区38。该N-区34具有一较该P阳极区38及N阴极区40低之杂质浓度，也具有一较该N井30低之杂质浓度。应注意，该阴极区40大体上具有与该阳极38相同之深度，以致在侧向上之该些阳极38A及B之间具有一较高杂质浓度，且该些阳极38A及B之下方或垂直交接处系具有该较低杂质N-区域34。加号及减号系说明它们相对杂质浓度。所示该杂质浓度之更详细说明系描述于下。

[0036] 阳极接触42A及42B系形成达至该阳极区38A及38B，且一肖特基势垒接触44系随阴极区40而形成。一N+阴极接触区46自该表面延伸至该N+埋入层32。一接触48系形成达至该阴极接触区46。形成这些接触以产生适当功能之材料系已知。该阴极区40系一主动胞格隔间。该N-区34系一较低掺杂区，且该N+埋入层32携带电流使之侧流至该阴极。所示该些阳极PN接触42A及42B及肖特基接触44系连接至一共同点。这个可以藉由交互连接结构或藉由将该肖特基接触44侧向延伸至该P型区38上而达成。

[0037] 一实施该结势垒肖特基二极管10之剖面范例系示于图6。该P型区38被离子植入，且被选择具有一低于该井30表面之高峰杂质浓度。在所示实施例中，它大体上系沿着距该表面约0.5微米处之切线3。该N型区40也是藉由离子植入所形成。所示范例为一JBS50，其指示对于一微米尺寸而言，该二个平行二极管之阳极及阴极区被植入以代表一微米尺寸之一半。

[0038] 该阳极区38及该阴极区40之侧面交接处可具有各种架构。如前所述，它们大体上距离该井30表面具有相同深度。在图2所示实施例中，该阴极区40分开阳极区38A及38B。如图3所示替代例，单一阳极区38可分开一对阴极区40A及40B。在该二阳极区38A及38B或该二阴极区40A及40B间之空隔系小于1微米，且被选择以提供一特定顺向电压压降及泄漏电流。

[0039] 一同心的实施例系示于图4及5。在图4中，该阴极区40系由该阳极区38所环绕。在图5中，该阳极区38系由阴极区40所环绕。

[0040] 即使由制程之其它加热步骤所致之阳极38及阴极40之原植入系各为一微米之一半，但该阳极之P型杂质侧向迁移至该阴极区中。图7说明其为该杂质浓度之侧面之切线3。如所示，具有一约0.05微米之小区域，其中，该n及p杂质浓度互相抵消掉。

[0041] 图8说明自该表面经过该阳极区38至区域34、30及32之切线1。应注意，在该阳极区域38约近一半微米处为高峰杂质浓度。本高峰系每立方公分大于1x1017载体。你会注意到该表面阴极区40具有每立方公分正好大于1x1016载体的杂质浓度。对于图7及8而言，这是个事实。切线2则说明该阴极区40、区域34、30及32之特定掺杂曲线。所示结构产生至少60伏特逆向阻挡电压。

[0042] 一对图1及6的结势垒肖特基二极管之修正例系示于图10。除了减少该井30之掺杂程度之轻度掺杂区34外，还在该区域34及该井部分30之间提供一P型区36。如图12及13所示，这个在该井之N杂质浓度内的距离表面4至4.3微米处提供一中断或不连续性。比较图8及12，该P型区38及N型区40之杂质浓度不受增加该埋入P区36所影响。
所改变的系如示于图8-9及12-13间之差异之N杂质浓度。随着该P区的加入，图12的N区34系低于1x1016，而在图8的N区34系超过1x1016。同时，比较图9及13，图13之阴极区40中的N型杂质区之下降对比于图9之阴极区40中的N型杂质区之下降系减少得较快。同时，切线3中约0.9微米处之区域40在图7中系超过1x1016，但在图11中系低于
1x1016。藉由增加该P型区36，该逆向阻挡电压已被增加至90伏特。

[0043] 一肖特基二极管及一PN二极管与图10中所示之结势垒肖特基二极管的四个不同结构之比较系示于表1。

[0044] 表1

[0045]Vf@100A/cm2 Vr@1mA/cm2 log(lhole)@vf lhole@100A/cm2
(V) (V) (％)
Schottky2 0.46 32 0 0
JBS30 0.5 70 -10.45 0.004
JBS40 0.52 82 -10.2 0.006
JBS50 0.575 91 -9.13 0.07
JBS60 0.68 95.5 -7.15 7.08
PN2 .0733 102 -6 100

[0046] 该些二极管JBS30、40、50及60具有不同结构。如前述，数字代表具有一微米长部分之阳极区38之实作大小。因此，该区域其余部分系该肖特基阴极区40。可以看见该逆向阻挡电压自JBS30的70伏特增加至JBS60的95.5伏特。因此，随着肖特基阴极区40相对于该阳极区38的大小减少时，该逆向崩溃电压则增加。

[0047] 双硅化物集成电路系示于图14-19。在该源极及漏极区20及22、该栅极结构24、26及该些阳极区38A及38B形成后，硅化物制程系如图14所示般地开始。该集成电路系由例如一硅化物阻挡氧化物之硅化物阻挡材料50所覆盖。这个可以在200埃厚度范围内。
一光阻材料52被施加并图案化，以形成露出该些阴极区40及部分阳极区38A及38B之开口54。再以例如蚀刻法将层50中该开口54所露出之部分移除。光阻52被移除且该晶圆被清洁。若该井30包含图1-13中之N-区34，则该阴极区40会是一独立植入区。

[0048] 该第一硅化物材料被施加至该集成电路和该井30之露出表面上，并被处理以形成带有该基板之露出硅之第一硅化物56。未被转换成硅化物之施加的第一材料接着被移除。所形成之结构系示于图15。该第一硅化物56系位在该阴极区40上并延伸至该阳极区38A及38B之相邻部分。所示该硅化物阻挡层50之剩余部分系保留在该基板上。在本范例中，钴可为施加之第一材料，用以与该阴极区40形成硅化物。

[0049] 一第二硅化物阻挡层60系如图16所示般地施加。又，这个可以是一200至300埃范围内之氧化物。一光阻层62被施用，且开口64被形成。除了该场效晶体管12的露出区域外，还有部分阳极区38A及38B露出。只有该区域中未被该第一硅化物层56覆盖的部分被露出。这是重要的，因为所形成之二个硅化物层应实体隔离。以例如蚀刻法将硅化物阻挡屏蔽50及60之露出部分移除，以露出欲施加该第二硅化物层于其上之基板表面区域。该光阻材料62再被移除，且该晶圆被清洁。与该第一金属56不同并要形成硅化物之第二金属66接着被施加并处理以与该些露出区域形成硅化物。这个形成如图17所示的硅化物层66。未反应的第二金属接着被移除。该第二硅化物66与该第一硅化物56被该些阳极区
38A及38B上之硅化物势垒屏蔽50所隔离。

[0050] 在本范例中，该第二金属系集成电路中所典型使用之钛。相较于其它硅化物金属，已知硅化钛具有一产生低顺向偏压压降及较高逆向泄漏电流之低势垒高度。在相同芯片上使用硅化钴则会形成一具有较高顺向偏压压降及较低逆向泄漏电流之肖特基二极管。尽管所示范例在该阴极区40上具有该第一硅化物且在该场效晶体管12及该些阳极38上具有该第二硅化物，但该第二硅化物可被提供于相同集成电路上另一肖特基结构之阴极区40上。这个会在相同集成电路上形成二个不同的肖特基二极管，而具有不同的顺向偏压压降及逆向泄漏电流。

[0051] 本范例先施加钴系因为它相较于钛对于上升温度具有较高容忍度。因此，它在该集成电路上可较长时间承受更多加热周期。在使用钛及铂做为二个硅化物金属之另一范例中，会先施加该钛，再施加该铂。可使用会形成硅化物之其它已知金属。钴及钛只是二个范例。

[0052] 该制程接着系以形成该剩下的绝缘层及金属接触做为结束。如图18所示，例如氧化物之表面绝缘层70被图案化而具有用于连接至该集成电路之操作部分之接触72之开口。接触72A及72B分别被连接至源极20及漏极区22。接触72C及72D被连接至阳极区38A及38B。具有一较该井30高之杂质浓度之N型阴极接触区46自该基板表面延伸向下至该埋入层32。未示于前面制程中，该第二硅化物层66系形成于该阴极接触区46之表面上。由该硅化物阻挡材料50将之与该第一硅化物区56分开。接触72E被连接至该阴极接触区46及该埋入区32。该PN接面二极管之阳极区38A及该肖特基二极管之阳极区或该肖特基金属56之间的平行连接系透过该些阳极区38A及38B。没有金属接触72直接连接至该第一硅化物56。

[0053] 应注意，在该肖特基区40之井30表面处具有一杂质浓度，用以形成一具有该第一硅化物材料56之肖特基二极管。视该材料而定，该肖特基区40之杂质浓度可改变。它们可具有一较该井30之杂质浓度低之杂质浓度。可对该井结构30之杂质浓度分布做其它修改，以增加该结势垒肖特基二极管之逆向阻挡电压。

[0054] 如图19所示，该阴极接触区46可以未一路延伸向下至该N埋入层32，其可能被排除于该井30外或未被纳入。同时，在某些情况中，该些P阳极区38可包含P+植入区。这个会阻碍面对面或背对背的肖特基二极管。一第二植入区39系示于图19。尽管本结构已对一结势垒肖特基二极管做描述，但双硅化物方法也可于单一肖特基二极管来使用而没有该PN二极管。

[0055] 虽然本揭示已详细描述及说明，但要清楚地了解到上述只是说明及示范用途，并不是要做为限制用途。本结势垒肖特基二极管也可以是一独立装置。本揭示范围系只受所附权利要求范围之用语所限制。