制造自对准镶嵌存储器结构的方法

摘要

本发明公开了一种使用镶嵌制造技术形成三维、非易失性存储器阵列的方法。形成一组底层导体并且在其上形成一组重掺杂半导体材料的第一柱形元件。绝缘材料形成的塑模具有与第一柱形元件自对准的柱形开口并且第二半导体材料被沉积在塑模上以形成与第一柱形元件对准的第二柱形元件。形成的柱形元件可以通过形成另一个具有与柱形元件对准的沟槽开口的绝缘材料塑模被进一步处理，然后使用导电材料填充沟槽以形成耦合到柱形元件的导体。

权利要求

1.一种形成存储器单元的结构的方法，所述方法包括：

a)形成重掺杂半导体材料的第一柱形元件；

b)形成具有与所述第一柱形元件自对准的开口的第一类绝缘材料 的塑模；及c)在所述塑模上沉积第二半导体材料以形成置于所述第一柱形元 件上并且与所述第一柱形元件对准的第二柱形元件。

2.根据权利要求1所述的方法，其中形成所述第一柱形元件的步 骤包括在导体上沉积半导体层并且在所述半导体层上沉积第二类电介 质的层；及图案化并蚀刻所述半导体层和所述第二类电介质的所述层以形成 顶部覆盖柱形电介质层的所述第一柱形元件。

3.根据权利要求2所述的方法，其中形成塑模的步骤包括沉积所 述第一类电介质以便填充所述第一柱形元件周围的空间并且移除所述 第二电介质材料以形成所述塑模。

4.根据权利要求2所述的方法，其中所述重掺杂半导体材料是N 型，并且所述第二类电介质是Si3N4。

5.根据权利要求2所述的方法，其中所述重掺杂半导体是N型并 且进一步包括掺杂至少部分所述第二柱形元件以形成重掺杂P型区的 步骤。

6.根据权利要求2所述的方法，其中所述重掺杂半导体是P型并 且进一步包括掺杂至少部分所述第二柱形元件以形成重掺杂N型区的 步骤。

7.根据权利要求1所述的方法，其中形成所述第一柱形元件的步 骤包括在重掺杂半导体材料的所述第一柱形元件构成的部分上形成具 有由牺牲材料组成的部分的柱，并且形成塑模的步骤包括使用所述第 一绝缘材料填充所述柱周围的空间并且移除所述牺牲材料以形成具有 与所述柱部分对准的开口的所述塑模。

8.根据权利要求7所述的方法，进一步包括形成具有沟槽的电介 质塑模，所述沟槽在在所述第二柱形元件上并与所述第二柱形元件基 本对准，以及掺杂部分所述第二半导体层以形成第二重掺杂半导体区。

9.根据权利要求8所述的方法，其中形成所述电介质塑模进一步 包括在所述第二半导体柱形元件上形成本征氧化物；在所述第二半导 体柱形元件和所述第一绝缘材料上沉积电介质层；蚀刻所述电介质层 以在每一侧具有空间的所述第二柱形元件上形成对准的电介质材料轨 道；使用电介质材料填充所述空间；以及移除电介质材料线路以在所 述第二柱形元件上形成基本对准的所述沟槽。

10.根据权利要求7所述的方法，进一步包括使用导电材料填充所 述沟槽以形成导体。

11.一种形成存储器单元的方法，其包括：

a)形成柱形半导体元件，其包括重掺杂的第一半导体层和位于所 述第一半导体层上并且与所述第一层对准的第二半导体层；

b)形成具有与所述柱形半导体元件基本对准的图案化沟槽开口的 第一绝缘材料的塑模；

c)掺杂部分所述第二半导体层以形成第三半导体层；

d)使用导电材料填充所述沟槽。

12.根据权利要求11所述的方法，其中形成所述塑模的步骤包括 在所述第二半导体层上形成电介质层；图案化和蚀刻所述电介质以形 成与所述柱形半导体元件对准的所述电介质的轨道；使用所述第一绝 缘材料填充所述电介质轨道周围的空间；及移除所述电介质轨道以形 成所述沟槽。

13.根据权利要求11所述的方法，其中所述第一半导体层是N型 半导体并且所述绝缘材料是SiO2。

14.根据权利要求11所述的方法，进一步包括形成置于所述第三 半导体层上的反熔丝层。

15.根据权利要求12所述的方法，进一步包括在填充所述电介质 轨道周围的所述空间后进行平坦化以暴露所述轨道。

16.根据权利要求14所述的方法，进一步包括在填充所述沟槽之 前，在所述反熔丝层上形成阻挡层。

17.一种形成存储器单元阵列的方法，所述方法包括：

a)形成重掺杂半导体材料的第一多个柱形元件；

b)形成具有多个开口的绝缘材料的塑模，其中每个开口与所述第 一多个柱形元件中对应的一个自对准；及c)在所述塑模上沉积第二半导体材料以形成被置于所述第一多个 柱形元件中对应的一个上并且与所述第一多个柱形元件中对应的一个 对准的对应的第二柱形元件。

18.根据权利要求17所述的方法，其中形成所述第一多个柱形元 件的步骤包括在导体上沉积半导体层并且在所述半导体层上沉积电介 质层；及图案化和蚀刻所述半导体层和所述电介质层以形成顶部覆盖有柱 形电介质层的所述第一多个柱形元件。

19.根据权利要求18所述的方法，其中形成所述塑模的步骤包括 沉积所述绝缘材料以便填充所述第一多个柱形元件周围的空间并且移 除所述电介质材料以形成所述塑模。

20.根据权利要求18所述的方法，其中所述重掺杂半导体材料是 N型，并且所述电介质是氮化硅。

21.根据权利要求18所述的方法，其中所述重掺杂半导体是N型 并且进一步包括掺杂至少部分所述第二柱形元件以形成重掺杂P型区 的步骤。

22.根据权利要求18所述的方法，其中所述重掺杂半导体是P型 并且进一步包括掺杂至少部分所述第二柱形元件以形成重掺杂N型区 的步骤。

23.根据权利要求17所述的方法，其中形成所述第一多个柱形元 件的步骤包括在重掺杂半导体材料的所述第一柱形元件构成的部分上 形成具有由牺牲材料构成的部分的多个柱，并且形成塑模的步骤包括 使用所述绝缘材料填充所述多个柱周围的空间并且移除所述牺牲材料 以形成具有与所述柱部分对准的开口的所述塑模。

24.根据权利要求23所述的方法，进一步包括形成具有沟槽的电 介质塑模，所述沟槽在在所述第二柱形元件上并与所述第二柱形元件 基本对准，以及掺杂部分所述第二半导体层以形成第二重掺杂半导体 区。

25.根据权利要求24所述的方法，其中形成所述塑模进一步包括 在所述第二半导体柱形元件上形成本征氧化物；在所述第二半导体柱 形元件、所述本征氧化物和所述第一绝缘材料上沉积电介质层；蚀刻 所述电介质层以在每一侧具有空间的所述第二柱形元件上形成对准的 电介质材料轨道；使用绝缘材料填充所述空间；以及移除电介质材料 线路以在所述第二柱形元件上形成基本对准的所述沟槽。

26.根据权利要求13所述的方法，进一步包括使用导电材料填充 所述沟槽以形成导体。

说明书

【0001】本申请要求于2007年4月12日提交的序列号为11/786,620 的美国专利申请的优先权，其全部内容通过参考合并于此。

技术领域

【0002】本发明的领域涉及存储器装置，更具体地涉及非易失性半导 体存储器。

背景技术

【0003】由于在信息和娱乐领域对存储器需求的迅速增加以及存储器 的尺寸和成本的降低，存储器的使用已经变得很广泛。一种广泛使用 的存储器是非易失性半导体存储器，这种存储器即使被断电时也能保 留其存储的信息。有多种不同的非易失性存储器。一般的商用形式的 非易失性存储器利用一个或多于一个阵列的晶体管单元，每个单元能 够非易失地存储一个或多于一个字节的数据。
【0004】不同于同为固态存储器的随机存取存储器(RAM)，非易失性 存储器即使在断电后也能保留其存储的数据。不需持续的电源而可以 保留数据的能力使非易失性存储器很好地适用于消费类设备。此类存 储器可以很好地适用于小的、便携装置，因为此类存储器一般相对较 小，功率消耗低、速度快，并且相对地不受工作环境的影响。
【0005】一般来说，小尺寸、低功耗、高速度和不受环境影响是由存 储器的结构决定的。在这点上，此类非易失性存储器装置一般被制造 在硅基底上。此外，为了获得小尺寸等优点以及降低成本，需要不断 地努力以在给定区域内制造更多的电路。
【0006】对于非易失性存储器，提高密度的高效方法是在基底上建立 单片三维存储器，如Johnson等人的第6,034,882号美国专利，Johnson 等人的于2001年8月13提交的序列号为09/928536的美国专利申请， Knall等人的第6,420,215号美国专利，和Vyvoda等人的于2002年1 月27日提交的序列号为10/185,507的美国专利申请中所公开的，其全 部内容通过参考合并于此。
【0007】制造这些高密度、三维存储器阵列存在许多困难。这包括在 制造期间结构的未对准，其导致产量降低并且该问题随着结构尺寸的 减少变得更严重。例如，当光掩模被不适当地放置时，存储器元件在 随后的成型加工期间可能被短路。因此，需要一种替换的制造方法， 其可以降低制造期间对准存储器元件的难度，同时允许改进密度，进 一步降低尺寸并且提高产量。

发明内容

【0008】本发明由附属权利要求限定，本部分中的任何内容都不应被 认为是对这些权利要求的限制。
【0009】在一个实施例中，提供一种形成存储器单元结构的方法，其 包括形成重掺杂半导体材料的第一柱形元件。第一类绝缘材料的塑模 (mold)被形成为具有与第一柱形元件自对准的开口，并且第二半导 体材料被沉积在塑模上以在第一柱形元件上形成第二柱形元件，该第 二柱形元件与第一柱形元件对准。
【0010】在另一个实施例中，提供一种制造存储器单元的方法，其包 括形成具有重掺杂第一半导体层和第二半导体层的柱形半导体元件， 第二半导体层位于第一半导体层上并且与第一半导体层对准。该方法 进一步包括形成第一绝缘材料塑模，该塑模具有与柱形半导体元件基 本对准的沟槽开口，并且掺杂部分第二半导体层以形成第三半导体层。 随后该沟槽被填充导电材料，并且可选地反熔丝可以被形成在第三半 导体层上，并且在沟槽被填充导电材料之前，反应阻挡层被沉积在反 熔丝上。

附图说明

【0011】本发明的特征被认为是新颖的，并且在附属权利要求中被具 体陈述。参考下面描述结合附图可以更好的理解本发明及其其他优点。 在附图中，相同的参考标记表示相同的元件。
【0012】图1是说明单片三维存储器阵列的一个实施例的剖视图。
【0013】图2是说明为三维存储器阵列制造的一组导体的一个实施例 的剖视图。
【0014】图3A是说明为制造的存储器阵列形成的电介质层的一个实施 例的剖视图。
【0015】图3B是说明存储器阵列的柱结构阵列的一个实施例的俯视 图。
【0016】图4是说明为制造的存储器阵列而制造的电介质柱的一个实 施例的剖视图。
【0017】图5是说明为制造的存储器阵列而制造的塑模的一个实施例 的剖视图。
【0018】图6是说明为形成的电介质塑模而移除电介质柱的一个实施 例的剖视图。
【0019】图7是说明为存储器阵列形成的轻掺杂柱结构的一个实施例 的剖视图。
【0020】图8是说明为制造的存储器阵列而形成的电介质层的一个实 施例的剖视图。
【0021】图9是说明为存储器阵列制造的导线而形成的电介质轨道的 一个实施例的剖视图。
【0022】图10是说明在存储器阵列制造的导体的电介质轨道上沉积绝 缘材料的一个实施例的剖视图。
【0023】图11是说明为制造的存储器阵列而制造的导体沟槽和离子注 入的一个实施例的剖视图。
【0024】图12是说明为存储器阵列形成导体线路的一个实施例的剖视 图。
【0025】图13是说明在柱元件15上未对准的轨道51的剖视图。

具体实施方式

【0026】尽管本发明可以有多种形式的实施例，如在附图中所示，并 且将在下面进行描述，但是应当这样理解：本发明公开的一些示例性 和非限制性的实施例应被看作是本发明的示例，而无意将本发明限制 在所说明的具体实施例中。在此公开中，使用转折连词是意图包括连 词含义。使用定冠词或不定冠词不是为了表示基数。具体的，参考“该” 物体或“一”物体是为了表示又一个或可能的多个此类物体。
【0027】图1描述了一个单片三维存储器阵列10的一个实施例，该单 片三维存储器阵列10包括第一组导体12，由单个存储元件或单个存储 器单元15构成存储器单元14的阵列以及第二组导体16。阵列10被制 造在基底表面上。应该注意，为了简单，第一组导体12和第二组导体 16被显示为是平行的。然而，在实际结构中，第一组导体12和第二组 导体16可以是正交的，如在Herner等人的美国专利申请第 2006/0189077号中所示(其通过参考合并于此)。在一些实施例中，在 晶片18上制造单片三维存储器阵列10之前，也可以将支撑电路制造 在晶片18上。该过程可以从一组步骤开始，该组步骤可以制造一组 CMOS晶体管和其他驱动电路和选择电路，其被称为“前端”。最后的 步骤包括制造路由层。该路由层，例如，可以通过将从CMOS晶体管 下面连接到存储器单元上面形成。
【0028】在一个实施例中，制造存储器阵列10可以从在基底18上形 成绝缘层30开始，如图2中所示。层30的厚度可以具有较宽的变化 范围；然而，在一个实施例中，其可以是约2000埃。绝缘层30可以 是二氧化硅、氮化硅、高介电常数薄膜、Si-C-O-H薄膜或任何其他适 当的绝缘材料。
【0029】第一组镶嵌导电元件12可以被制造在绝缘层30上。如此处 所使用的，镶嵌导体或导电元件12是通过镶嵌工艺形成的导体。形成 导电线路的镶嵌工艺是如下面所述的一种工艺：例如，诸如电介质24 (如图2所说明的实施例中所示的诸如二氧化硅的氧化物)的材料被 沉积在基底18的绝缘层30上，之后线路或槽28被蚀刻在电介质24 上，然后槽或线路28被填充导电材料26以制造导体12。电介质24 的原始平面顶部的导电材料膜通过适当工艺被移除(如化学机械平坦 化(CMP)技术)，剩下隔离的导电材料26作为导电元件12(即导体 或导线)，并且剩余的电介质材料24使导体12相互绝缘。
【0030】为了形成图2说明的实施例中的导电元件12，电介质层24 可以覆盖式的被沉积在绝缘层30上。电介质层24可以是任何适当的 电绝缘材料(如二氧化硅、氮化硅、氮氧化硅等)。在一个实施例中， 电介质层24可以是通过适当方法(如CVD、HDP(高密度等离子体) 等)沉积的二氧化硅，如图所示。
【0031】随后，电介质层24可以被图案化和蚀刻以形成导体12的槽 28。例如，层24可以被光致抗蚀剂或光刻胶覆盖和暴露。暴露的(未 暴露的)光致抗蚀剂可以被移除，并且在暴露(未暴露)区域中的电 介质层24被蚀刻掉以限定槽或线路28。
【0032】然后，导电材料26可以被沉积在槽28中。为了帮助导电材 料粘附到氧化物层24，可选的粘附层22可以首先被沉积在槽28中。 在一些实施例中，粘附层22可以是TaN、WN、TiW、溅射的钨或这 些材料的组合。如果镶嵌导电元件12的导电材料26是钨，则优选TiN 为粘附层22。在包括粘附层22的情况下，其可以通过本领域已知的任 何工艺沉积。当粘附层是TiN时，可以沉积一层TiN或沉积一层Ti并 且随后通过氮化作用进行处理。在一些其他实施例中，TiN粘附层可以 通过化学气相沉积(VCD)工艺、物理气相沉积(PVD)工艺(诸如 溅射)、或原子层沉积(ALD)工艺被沉积。在一个实施例中，TiN层 22可以通过溅射沉积成20埃到约500埃的厚度。
【0033】然后，导电材料26可以被沉积在粘附层22上，如图2中所 示。导电材料26可以由多种导电金属中的任何一种形成(如钽、钛、 钨、铝、铜、钴、及其合金等)。例如，当导电材料26是钨时，其可 以通过任何适当工艺沉积，诸如CVD工艺或PVD工艺。在一个实施 例中，钨通过CVD工艺沉积。导电元件12的厚度可以取决于所想要 的导电元件12的电阻极限。在一个实施例中，厚度可以是约200埃到 4000埃，在另一个实施例中，厚度可以约为3000埃。如此处所使用的， 厚度指沿正交于基底方向测量的垂直厚度。宽度指平行于基底的平面 上的线路或结构的宽度。
【0034】槽28内粘附层22和导电材料26的沉积还导致在氧化物24 上粘附材料和导电材料的外敷层，其将多个导电元件12隔离。为了移 除该外敷层，在氧化物24上外敷的导电材料26和粘附层22可以被平 坦化。可以使用任何适当的平坦化工艺执行平坦化，诸如CMP。
【0035】然后，图1的存储器单元阵列14的各个存储器单元15可以 形成在第一组导体12上。在一些实施例中，存储器单元15可以包括 二极管的两个部分，和具有可选阻挡层的反熔丝。如图3A所示，在一 个实施例中，阻挡层32可以被沉积在电介质24和导体12的平坦化表 面上。阻挡层32的作用是防止形成导体12的导电材料26和沉积在导 体12上的半导体层之间的不希望的相互作用。阻挡层32可以沉积为 导体12和电介质24上的覆盖层。阻挡层32可以是任何适当的阻挡材 料，诸如WN、TaN、TiN等，并且可以以上述讨论的关于沉积粘附层 22的任何方式沉积。在导电元件12是钨的实施例中，其中一个实施例 中的阻挡层32可以是TiN。阻挡层的厚度可以是能够提供阻挡功能的 任何厚度。在一个实施例中，厚度可以是约20埃到约500埃，并且在 另一个实施例中，厚度约为100埃。
【0036】在图3A的实施例中，重掺杂的第一类半导体(如N型或P 型硅)的层34被沉积，如图所示。该层34可以与阻挡层32形成到图 1中导体12的欧姆接触。重掺杂层34可以使用任何适当的沉积和掺杂 方法形成。在一个实施例中，重掺杂半导体34可以是N型硅，如图所 示，并且其厚度可以是约100埃到超过2000埃，优选为约500埃。图 3A所示实施例中的层34的掺杂浓度约为1×1019个原子/cm3到约1× 1021个原子/cm3，并且在一个实施例中约为5×1020个原子/cm3。
【0037】在一个实施例中，牺牲材料，诸如电介质材料(如Si3N4)的 层36可以通过任何已知方法沉积在重掺杂层34上。牺牲材料可以是 任何适当材料，诸如二氧化硅、氮化硅、氮氧化硅等。如所说明的， 在一个实施例中，牺牲电介质可以是Si3N4，其被沉积的厚度约为3000 埃。牺牲层36的厚度根据所希望制造的柱结构的厚度来选择。在沉积 牺牲材料层36之前，薄氧化硅层(如12-20埃)可以被允许形成在半 导体层34上。该本征氧化层可以有利地保护半导体层34。
【0038】一旦牺牲层36被沉积，则晶片可以被图案化和蚀刻。为此目 的，在一个实施例中，硬掩模38(如黑色抗反射涂层(DARC)、底层 抗反射涂层(BARC)或氧化层)和光致抗蚀剂材料40可以被沉积在 牺牲层36上。在一个实施例中，硬掩模38的厚度可以约为320埃， 光致抗蚀剂的厚度约为1600埃。光致抗蚀剂材料40可以通过光掩模 (未显示)被暴露以限定存储器单元15的外围41(参见图3B)。图 3B说明俯视的柱形存储器单元15的阵列14的一个示例。在一个实施 例中，存储器单元可以被布置成图3B示例中所示的行和列的二维阵 列。在示例性实施例中，每个存储器单元15的直径43可以是 45nm-130nm，并且存储器单元15可以以45nm-130nm的距离被间隔。 这些尺寸可以具有较宽的变化范围，并且由所使用的光刻技术限制。
【0039】在光致抗蚀剂40暴露后，每个存储器单元的外围41之外的 区域42可以通过适当的工艺被移除(如干蚀刻工艺)。如图4所示， 存储器单元14的外围之外的区域42通过硬掩模38、牺牲层36、第一 类半导体层34和阻挡层32被蚀刻以暴露蚀刻区域42底层处的绝缘层 24。在蚀刻步骤之后，剩余的光致抗蚀剂40可以被移除。HF清洁步 骤可以用来移除任何剩余的光致抗蚀剂并且清洁氧化物的表面。该步 骤可以产生由牺牲材料36柱顶部覆盖的柱形半导体元件35组成的柱 形元件阵列。
【0040】如图5的实施例中所示，在移除光致抗蚀剂之后，蚀刻区域 42可以使用任何适当绝缘材料44填充(如氧化硅、氮氧化硅等)。当 绝缘材料是氧化硅时，氧化硅可以通过适当的沉积工艺被沉积(如 CVD、高浓度等离子CVD(HDPCVD)等)。在一个实施例中，绝缘 材料44可以是高浓度等离子二氧化硅(图5中所示的HDP)。在填充 蚀刻区域以后，表面可以被平面化。任何适当的技术(如CMP)可以 用来平坦化表面并且移除任何剩余的DARC。在平面化步骤中，硬掩 模38与小部分的牺牲材料30和氧化物44可以被一起移除，如图所示， 以提供平坦的表面。
【0041】接下来，下到第一类半导体重掺杂层34表面的位于每个存储 器单元15的外围41内的牺牲材料被移除，如图6示例中所说明。蚀 刻可以通过任何与牺牲材料(如Si3N4)兼容的蚀刻工艺(如湿蚀刻) 完成，并且该蚀刻工艺在牺牲材料、绝缘材料44(如HDP)及重掺杂 硅34之间有良好的选择性。移除存储器单元15的外围41内的牺牲材 料36形成由绝缘材料44组成的塑模47，如图6实施例中所说明。塑 模47的外围41内的开口区域46与重掺杂半导体34柱形结构自对准， 这是因为所述层34和牺牲层36在共享的掩模和蚀刻步骤中被图案化。 该自对准消除了当一个层单独地与下面的层对准时所产生的空间误 差，从而允许更小的结构尺寸和更高的产量。
【0042】接下来，外围41内(如塑模47内)的区域46可以被回填半 导体材料48，如图7所示。在填充之前执行HF浸泡(如在100∶1的 HF中浸泡30秒)以移除半导体34上的任何本征氧化物并为填充清洁 表面。在一个实施例中，当第一类的重掺杂半导体34是N+硅时，则 半导体48可以是，例如，轻掺杂N-硅，如图所示。回填半导体材料 48可以通过任何适当沉积和掺杂方法被沉积，并且可以被沉积为多晶 硅。在所说明的实施例中，半导体材料48的厚度可以在约500埃到5000 埃的范围内，但在一个实施例中，其厚度可以是约2500埃。在一个实 施例中，层48的掺杂浓度可以为约为1×1015个原子/cm3到约1×1018 个原子/cm3。在另一个实施例中，硅在非有意掺杂的情况下被沉积，这 是因为瑕疵将有效地使硅层呈轻N-型。半导体材料48的表面可以被平 坦化以移除多余的半导体材料并且提供光滑、平坦的表面。平坦化可 以通过任何适当技术，诸如CMP，执行，并且接下来可以通过HF浸 泡以清洁表面。
【0043】在平坦化部分完成的阵列后，牺牲材料(诸如电介质材料) 的另一个层50可以使用任何已知的沉积方法被沉积在轻掺杂半导体 48和绝缘材料44上，如图8所示。牺牲材料可以是任何适当的材料， 诸如，如所说明的，可以是氮化硅。牺牲材料层50可以被沉积在本征 氧化层64上，其可以被允许在轻掺杂半导体48上生长。牺牲材料50 的厚度可以主要由存储器的下一个导体层的所希望的厚度决定。在一 个实施例中，厚度可以约为3000埃。牺牲层50可以被硬掩模52(如 DARC、BARC等)覆盖和光致抗蚀剂层54，如图8所示。
【0044】然后，如图所示，光致抗蚀剂层54可以通过光掩模(未显示) 暴露以被图案化进而限定移除光致抗蚀剂58的区域。应该注意，图中 显示了线路58，其应被理解为正交于页面以便说明存在多条平行线路。 然而，在实际结构中，其可以平行于页面并且正交于结构10的底层处 的导体12。在光致抗蚀剂54被图案化后，执行蚀刻以移除光致抗蚀剂 54被移除的区域58中的硬掩模层52和牺牲材料50，形成蚀刻区域60 和牺牲材料51的轨道(rails)，如图9所示。蚀刻可以使用任何适当工 艺(如干蚀刻)以蚀刻硬掩模32和牺牲材料50。在蚀刻之后，剥落的 光致抗蚀剂54和表面可以使用例如HF清洁以移除任何剩余的光致抗 蚀剂。
【0045】在光致抗蚀剂54被移除之后，轨道51之间的蚀刻区域60可 以使用任何适当的绝缘材料62被填充，诸如HDP氧化物，如图10所 说明。多余的绝缘材料62可以被移除并且表面通过任何适当的平坦化 工艺被平坦化，诸如CMP，接下来进行后CMP清洁步骤。该CMP工 艺也可以移除电介质柱部分51的小部分66，如图所示。
【0046】如图11所示，牺牲材料51可以被移除以产生具有沟槽或槽 68的电介质材料62的塑模进而用于在轻掺杂半导体柱上形成导体。在 一个实施例中，将氮化硅用于电介质柱部分51，如图10所示。该移除 步骤可以使用最初的HF蚀刻，接下来通过湿蚀刻氮化硅以在柱存储器 元件14上形成与其对准的沟槽。在柱元件14上形成导体塑模的方法 的显著优点是减少了对偏移的敏感度。例如，在图9和10中所示的实 施例中，使用氮化硅作为牺牲材料，当氮化硅被蚀刻时，在轨道51的 位置和柱形存储器元件15之间将产生该掩模的一些未对准。然而，因 为湿蚀刻氮化硅对二氧化硅是高选择性的，所以本征氧化物64保护下 面的柱形存储元件15的半导体材料48。此外，由于独特的工艺，即使 氮蚀刻切入未对准区域的柱形存储元件15的半导体材料48中，随后 的氧化物填充步骤将填充损坏的区域。因此，偏移敏感度被显著地减 少，这可以允许较小的结构尺寸和高的产量。
【0047】电介质蚀刻之后可以进行离子注入工艺以在存储柱元件14的 顶部产生高掺杂区70，如图所示。离子注入可以使用任何适当的离子 注入技术执行。在一个实施例中，离子注入技术可以使用以偏离垂直 方向的一个角度旋转离子束的已知技术，如图11中所示。例如，在所 说明的实施例中，P型区70可以通过注入硼离子(如使用BF2、B11等) 产生以形成厚度约为500埃的峰值浓度，并且使用偏离垂直方向大约7° 的角度旋转。在另一个实施例中，离子束可以是0°角(即垂直方向)。 在离子注入步骤之后，注入区域的表面可以使用HF浸泡被清洁，其可 以移除任何本征氧化物(如在100∶1的HF中浸泡30秒)。
【0048】每个存储柱元件15形成二极管并且还可以包括反熔丝。在说 明的实施例中，柱元件在底层使用高掺杂N+型区34被形成，在顶层 使用高掺杂P+型区70被形成。其它实施例可以使用N+、N-、P+和 P-的多种组合，如P+用于底层34以及N+顶层区域70。此外，反熔丝 也可以被形成为柱存储元件15的一部分。因此，在图12所说明的实 施例中，在离子注入和HF浸泡之后，反熔丝72可以使用任何适当的 氧化物形成工艺被生成，例如，通过在650℃的温度下在氧气和氮气 中氧化下面的硅大约60秒。该氧化物的厚度可以在约10埃到100埃 的范围，并且在一个实施例中，可以约为17埃到22埃。
【0049】在反熔丝被形成之后，沟槽68可以被导电材料填充以通过沉 积导电材料形成导体74，如图12所示。为了改进导体到反熔丝层72 的粘附，粘附层76可以首先被沉积在沟槽68中。粘附层76可以是任 何适当的粘附材料，诸如TaN、WN、TiW、TiN等。在一个实施例中， 导体74的导体材料可以是厚度约为2000-4000埃的钨，并且粘附层可 以是厚度约为50-200埃的TiN。在导电材料被沉积后，多余的被移除 并且使用任何适当的平坦化工艺对表面平坦化，诸如CMP。平坦化工 艺可以移除导体74和电介质62的部分顶部，同时提供一个平坦表面 80以进一步加工。
【0050】图12(还有图1)的生成结构是由多个存储元件14及导体12 和16组成的存储器阵列10。相同结构的存储器阵列的其他级可以使用 上述方法形成在平坦化表面80上。
【0051】本发明不限于所述方法示例的具体细节，可以考虑其他修改 和应用。在不偏离本文包括的本发明的思想和范围的情况下，可以在 上述方法中进行某些其他改变。例如，尽管本发明是关于非易失性存 储器进行描述的，但本发明的方法和设备可以用于多种存储系统中。 因此，上述描述的主题应被认为是示例性的。