具有高开口率的画素设计的布局结构

摘要

本发明提供一种具有高开口率的画素设计的布局结构，包括一基板，第一金属层于基板上形成第一扫描线、第一晶体管的闸极及遮光面，且第一扫描线与第一晶体管的闸极连接。于第一金属层上形成第一绝缘层，非晶硅层于第一绝缘层上形成该第一晶体管的通道及第二晶体管的通道。第二金属层于非晶硅层上形成一数据线、第一晶体管的源极与汲极及第二晶体管的源极与汲极，第二绝缘层则位于第二金属层上方。导电薄膜位于第二绝缘层上以形成第一晶体管与第二晶体管画素电极。同时导电薄膜会形成于第二晶体管的源极与汲极的上方，并作为第二晶体管的闸极及第二扫描线。第二扫描线会与第一扫描在线下重叠。本发明利用上闸极结构(Top-gate)与下闸极结构(bottom-gate)两种不同的组件结构，来设计Double gate，达到维持开口率的目的。

权利要求

1.一种具有高开口率的画素设计的布局结构，其特征在于：包括，一基板；

一第一扫描线，其位于该基板上，其由第一金属层构成并与第一晶体管的闸极相连通；

一数据线，其位于第一晶体管与第二晶体管之间，其由第二金属层构成，且该数据线与第一晶体管的源极及第二晶体管的源极相连通；

一第二扫描线，位于该第一扫描线的上方，且该第二扫描线与该第一扫描线部分重叠，其由第二导电薄膜构成，且该第二扫描线向外延伸作为第二晶体管的闸极；

一遮光面，其位于第二晶体管之下，且其由第一金属层构成并形成第二晶体管的闸极的遮光层；

一第一画素电极，其由第一导电薄膜形成且与第一晶体管的汲极相连通；以及一第二画素电极，其由第二导电薄膜形成且与第二晶体管的汲极相连通。

2.根据权利要求1所述的具有高开口率的画素设计的布局结构，其特征在于：该第一金属层与第二金属层间设有一第一绝缘层、该第二金属层与该第一及第二导电薄膜间设有一第二绝缘层。

3.根据权利要求1所述的具有高开口率的画素设计的布局结构，其特征在于：第一晶体管包含有一源极、一汲极、一闸极，其中闸极为第一金属层构成，源极及汲极为第二金属层构成。

4.根据权利要求1所述的具有高开口率的画素设计的布局结构，其特征在于：第二晶体管包含有一源极、一汲极、一闸极，其中闸极为第一金属层构成，源极及汲极为第二金属层构成。

5.根据权利要求1所述的具有高开口率的画素设计的布局结构，其特征在于：该遮光面用来防止光漏流现象。

6.根据权利要求2所述的具有高开口率的画素设计的布局结构，其特征在于：该第一绝缘层、第二绝缘层由氧化硅或氮化硅构成。

7.根据权利要求1所述的具有高开口率的画素设计的布局结构，其特征在于：该第一晶体管或该第二晶体管的驱动方式为储存电容利用共同走线(Cs on Com)方式或是储存电容利用闸极走线(Cs on Gate)方式。

说明书

具有高开口率的画素设计的布局结构

【技术领域】

[0001] 本发明为一种画素布局结构，特别是关于一种利用不同组件结构(Top-gate与bottom-gate)，来设计Double gate pixel，达到维持原single gate pixel开口率的目的并提高Double gate pixel开口率的画素布局结构。【背景技术】

[0002] 液晶显示器活用其薄型、轻量、低耗电力及不会带来环境上的负担等的特性，在各应用领域中使用占有率相当地高。一般液晶显示器通常是采用主动矩阵驱动电路来控制显示面板的作动，且随着显示技术的蓬勃发展，如何提高显示质量与降低成本乃是目前业界努力克服的二大课题。

[0003] 为解决数据线数量及数据驱动器数量过多的导致问题，现有技术的主动矩阵式液晶显示面板的驱动电路为双闸(Double gate)驱动电路，其画素布局结构如图1所示，从图中可知，现有技术是在一基板上以第一金属层形成扫描线12、14、16、18、第一晶体管的闸极20及第二晶体管的闸极22，且扫描线14与第一晶体管的闸极22连接，扫描线16与第二晶体管的闸极20连接。

[0004] 将第一绝缘层覆于第一金属层上后，于第一绝缘层上制作一个非晶硅层，以形成第一晶体管的通道24及第二晶体管的通道26。再于非晶硅层上制作一第二金属层，以形成一数据线28、该第一晶体管的源极30与汲极32及第二晶体管的源极34与汲极36。再将第二绝缘层覆于第二金属层及非晶硅层上，并且于第二绝缘层上制作导电薄膜层以形成第一导电薄膜38及第二导电薄膜40，其中本实施例可知第一晶体管或第二晶体管的驱动方式是采用H型储存电容利用共同走线(Cs on Com)的设计，因此可从图示中得知第一晶体管的CS42位于第一画素44中间，第二晶体管的CS46位于第二画素48中间。

[0005] 上述的画素布局结构因为采用画素布局结构是采用Double Gate的设计，因此扫描线14、16以俯视的角度来看，为相邻结构。

[0006] 由于double gate的设计，是将目前的source line数目减半，而将gate line数目加倍，而达到整体的channel减少的效果，例如一般800xRGBx480，总channel数为2880，经过double设计可减少1200x960，总channel数为2160。

[0007] 但是由于Double gate的设计，画素扫描线(gate line)的数目会增加一倍，这样会使得开口率下降5～7％，如果要维持原来的产品规格，必须通过光学或是背光模块的设计来维持原来产品的规格。为此，本发明提出一种具有高开口率的画素设计的布局结构，以解决上述问题。【发明内容】

[0008] 本发明的主要目的在提供一种具有高开口率的画素设计的布局结构，其是利用Top-gate与bottom-gate两种不同的组件结构，来设计Double gate，这样的设计可以让两条相邻的扫描线(gate line)上下相叠，达到维持开口率的目的。

[0009] 本发明的另一目的在提供一种具有高开口率的画素设计的布局结构，其利用两种不同的金属层作为扫描线(gate line)的导线，所以可以上下并排，而达到维持开口率的目的。

[0010] 本发明的又一目的在提供一种具有高开口率的画素设计的布局结构，其利用Top-gate与bottom-gate两种不同的组件结构，由于电压值是相同的，所以彼此在传递讯号时，并不会互相干扰，可以维持double gate降低成本的优点。

[0011] 本发明提供一种具有高开口率的画素设计的布局结构，包括一基板，第一金属层于基板上形成第一扫描线、第一晶体管的闸极及遮光面，且第一扫描线与第一晶体管的闸极连接。于第一金属层上形成第一绝缘层，非晶硅层于第一绝缘层上形成该第一晶体管的通道及第二晶体管的通道。第二金属层于非晶硅层上形成一数据线、第一晶体管的源极与汲极及第二晶体管的源极与汲极，第二绝缘层则位于第二金属层上方。导电薄膜位于第二绝缘层上，以形成第一晶体管及第二晶体管的画素电极。导电薄膜同时也会于第二晶体管的源极与汲极的上方形成，作为第二晶体管的闸极及第二扫描线。第二晶体管的第二扫描线与第一晶体管的第一扫描线重叠。

[0012] 本发明是利用Top-gate与bottom-gate两种不同的组件结构，来设计Double gate，这样的设计可以让两条相邻的扫描线(gate line)上下相叠。利用两种不同的金属层作为gate line的导线，所以可以上下并排，而达到维持开口率的目的，这样的设计，可以维持double gate降低成本的优点，另外由于电压值是相同的，所以彼此在传递讯号时，并不会互相干扰。【附图说明】

[0013] 下面结合附图和实施例对发明进一步说明：

[0014] 图1为现有技术的画素布局结构示意图；

[0015] 图2为本发明的画素布局结构示意图；

[0016] 图3为本发明的局部画素布局结构示意图；

[0017] 图4为依据图3所绘的剖面线的画素布局结构剖示图。【具体实施方式】

[0018] 为能详细说明本发明请同时参照图2、图3及图4。本发明的具有高开口率的画素设计的布局结构，是在一基板58(玻璃基板)上以第一金属层形成扫描线52、第一扫描线54，第一晶体管之闸极60及遮光面62，且第一扫描线54与第一晶体管的闸极60连接。其中，遮光面62作为第二晶体管的闸极之遮光层，是用来防止光漏流现象。

[0019] 将第一绝缘层90覆于第一金属层上后；于第一绝缘层90上制作一个非晶硅层92，以形成第一晶体管的通道64及第二晶体管的通道66，本实施例的第一绝缘层90是由氧化硅或氮化硅构成。再于非晶硅层92上制作一第二金属层，以形成一数据线68、第一晶体管的源极70与汲极72及第二晶体管的源极74与汲极76。再将第二绝缘层94覆于第二金属层及非晶硅层92上，并且于第二绝缘层94上制作导电薄膜层以形成第一导电薄膜78及第二导电薄膜80，本实施例的第二绝缘层94是由氧化硅或氮化硅构成。

[0020] 其中，第二导电薄膜80，是作为第二晶体管的闸极96及第二扫描线56，第二导电薄膜80位于该第二绝缘层94上及该第二晶体管的源极74与汲极76的上方，第二扫描线56位于第一扫描线54上方，并向外延伸成第二晶体管的闸极96，使得第二扫描线56与第一扫描线54部分重叠(overlap)。

[0021] 其中本实施例的第一晶体管或第二晶体管的驱动方式系采用储存电容利用共同走线(Cs on Com)的设计，因此可从图示中得知第一晶体管的CS82位于第一画素84中间，第二晶体管的CS86位于第二画素88中间。本发明的另一实施例为第一晶体管或第二晶体管的驱动方式采用储存电容利用闸极走线(Cs on Gate)的驱动方式，设计方式相似，故不赘述。

[0022] 本发明是利用Top-gate与bottom-gate两种不同的组件结构，来设计Double gate，这样的设计可以让两条相邻的扫描线(gate line)上下相叠，本发明的实施例，可以将奇数条的画素扫描线及其连接的晶体管(薄膜晶体管)，采用top gate结构；而偶数条的画素扫描线及其连接的晶体管(薄膜晶体管)，采用bottom gate结构。所以原本double gate的设计是在一个pixel内会跨过两条扫描线(gate line)，而利用本发明的设计，虽然一样是跨过两条gate line，但是本发明是利用两种不同的金属层(可利用Mo/AlNd and ITO)作为gate line的导线，所以可以上下并排，而达到维持开口率的目的，这样的设计，可以维持double gate降低成本的优点，另外由于电压值是相同的，所以彼此在传递讯号时，并不会互相干扰。

[0023] 以上所述者，仅为本发明一较佳实施例而已，并非用来限定本发明实施的范围，故凡依本发明申请专利范围所述的形状、构造、特征及精神所为的均等变化与修饰，均应包括于本发明的申请专利范围内。