抗NMOS器件总剂量辐照的集成电路

摘要

本发明公开了一种抗NMOS器件总剂量辐照的集成电路，属于电子技术领域。本发明抗NMOS器件总剂量辐照的集成电路包括NMOS器件，也可包括PMOS器件，所述器件之间通过衬底上的沟槽隔离，沟槽中填充有沟槽填充材料，其特征在于，在和所述NMOS器件相邻的沟槽中，所述沟槽填充材料中嵌入一牺牲材料层，所述牺牲材料是掺杂了第三主族元素的硅。本发明可用于航天、军事、核电和高能物理等与总剂量辐照相关的行业。

权利要求

1.一种抗NMOS器件总剂量辐照的集成电路，所述集成电路包括NMOS器件，也可包括PMOS器件，所述器件之间通过衬底上的沟槽隔离，沟槽中填充有沟槽填充材料，其特征在于，在和所述NMOS器件相邻的沟槽中，所述沟槽填充材料中嵌入一牺牲材料层，所述牺牲

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材料是掺杂了第三主族元素的硅；所述牺牲材料的掺杂浓度在5×10 到1×10 /cm 的范围内，所述牺牲材料层的厚度在10纳米到80纳米的范围内，且所述牺牲材料层与衬底的距离为10纳米至20纳米。

2.如权利要求1所述的抗NMOS器件总剂量辐照的集成电路，其特征在于，所述第三主族元素包括硼、铝、镓、铟和铊中的一种或多种。

3.如权利要求1-2任意一项所述的抗NMOS器件总剂量辐照的集成电路，其特征在于，所述沟槽填充材料是二氧化硅。

4.如权利要求1-2任意一项所述的抗NMOS器件总剂量辐照的集成电路，其特征在于，所述衬底材料是硅。

说明书

抗NMOS器件总剂量辐照的集成电路

技术领域

[0001] 本发明涉及集成电路，尤其涉及一种抗NMOS器件总剂量辐照的集成电路，属于电子技术领域。

背景技术

[0002] 集成电路技术正越来越广泛的被应用于航天、军事、核电和高能物理等与总剂量辐照相关的行业中。而且随着集成电路集成度的不断提高，半导体器件的尺寸日益减小，浅槽隔离技术正以其优良的器件隔离性能成为集成电路中器件之间电学隔离的主流技术。但是由于总剂量辐照粒子对于器件中二氧化硅氧化层的损伤，会在浅槽隔离结构的氧化层内产生大量的固定正电荷。在NMOS器件中，这些大量固定正电荷的存在会引起浅槽隔离氧化层附近的衬底反型，并在一定的源漏偏压下形成寄生管漏电，漏电量的大小跟这些正电荷距离硅衬底的距离以及这些正电荷浓度大小有关，即浅槽隔离结构材料在总剂量辐照后正电性越强，距离硅衬底越近，漏电就越大。在器件主管开启之前，主管处于关态，但是这时的寄生管已经导通，形成较大的关态泄漏电流。这种关态泄漏电流会大大增加集成电路的功耗，并对集成电路的可靠性产生较大的负面影响，成为现阶段亟待解决的一个总剂量辐照可靠性问题。

[0003] 因此，如果能够在不改变浅槽隔离技术的主流制备工艺的前提下提出一种可以减少总剂量辐照后浅槽隔离材料的正电性，并增大正电荷与硅衬底之间的距离，以达到抑制这些正电性，从而减少NMOS器件总剂量辐照后CMOS集成电路和器件关态泄漏电流的隔离技术，将会对整个集成电路的抗辐照加固具有重大的意义。

发明内容

[0004] 本发明的目的是提供一种可以减少NMOS器件总剂量辐照后关态泄漏电流的抗总剂量辐照的集成电路。

[0005] 本发明在现有的CMOS集成电路浅槽隔离技术(shallow-trench isolation：STI)基础上，针对二氧化硅中的正电荷能在硅材料中感应产生负电荷的特性，在常规浅槽隔离结构中增加一层牺牲材料层，将浅槽隔离结构中的二氧化硅里面的大量固定正电荷的电场限制在这一层牺牲材料层上，以减弱对体硅衬底的反型作用，从而减少总剂量辐照后寄生晶体管电流，达到降低NMOS器件总剂量辐照后关态泄漏电流的目的。

[0006] 具体来说，为了达到上述技术目的，本发明采用如下技术方案：

[0007] 一种抗NMOS器件总剂量辐照的集成电路，所述集成电路包括NMOS器件，也可包括PMOS器件，所述器件之间通过衬底上的沟槽隔离，沟槽中填充有沟槽填充材料，其特征在于，在和所述NMOS器件相邻的沟槽中，所述沟槽填充材料中嵌入一牺牲材料层，所述牺牲材料是掺杂了第三主族元素的硅。也就是说，在每个NMOS器件两侧的两个沟槽中，均设置该牺牲材料层，和该NMOS器件和NMOS器件还是PMOS器件相邻无关，如图1b所示。

[0008] 所述牺牲材料层夹入所述沟槽填充材料被分隔的两个部分之间，其第一部分(下部)位于衬底和所述牺牲材料层之间，第二部分(上部)则被所述牺牲材料层三面围合。上述三层结构一般通过各层依次淀积得到，即，依次淀积所述第一部分，所述牺牲材料和所述第二部分。因此，所述第一部分和所述牺牲材料层的截面形状和所述沟槽的外形一致(相应)，即，由于所述沟槽的截面一般呈倒梯形(上底边比下底边长的梯形)，因此，所述第一部分和所述牺牲材料层的截面均呈U形。

[0009] 所述第三主族元素包括硼、铝、镓、铟和铊中的一种或多种。所述牺牲层材料的掺16 18 3
杂浓度在5×10 到1×10 /cm 的范围内；厚度优选在10纳米和80纳米的范围内。

[0010] 所述沟槽填充材料可以是常规使用的二氧化硅，所述衬底材料可以是常规使用的硅。

[0011] 图1a，b分别显示了常规浅槽隔离技术和本发明在沟槽与衬底之间的界面结构。图2显示了常规浅槽隔离工艺结构和本发明抗总剂量辐照工艺结构经过总剂量辐照后在衬底中产生反型载流子浓度的对比。

[0012] 从图1和图2中可以看出，在常规的浅槽隔离工艺结构中，由于沟槽填充材料的存在，总剂量辐照在沟槽内产生的大量固定正电荷会在硅衬底中感生镜像出大量的反型载流子，即大量的电子，这些电子在源漏加有偏压的情况下能够导通，导致在NMOS晶体管在关态的时候就存在较大的泄漏电流。本发明的抗总剂量辐照工艺结构针对二氧化硅中正电荷能在硅材料中感应产生负电荷的特性，在常规浅槽隔离结构中增加一层硅材料牺牲层，将浅槽隔离结构中的二氧化硅里面的大量固定正电荷的电场限制在这一层牺牲层上面，二氧化硅中正电荷在硅材料牺牲层中产生的大量固定负电荷的存在大大减弱了浅槽隔离结构中二氧化硅对体硅衬底的反型作用，并增大了浅槽隔离结构中大量固定正电荷与衬底之间的距离，而与衬底相接的一薄层二氧化硅材料(即上述第一部分)因为很薄(比如10纳米至20纳米)，里面产生的固定正电荷的量非常少，对衬底的影响可以忽略。这一结构设计可以起到抑制甚至抵消沟槽填充材料内固定正电荷对硅衬底中载流子的镜像感生作用，抑制硅衬底的载流子反型，使得寄生晶体管的导通载流子大幅度减少甚至降低为零，从而大幅度降低NMOS器件的关态泄漏电流，使集成电路的抗辐照性能得到较大幅度的提升。

[0013] 除此之外，本发明的抗总剂量辐照工艺结构的另一特点是所采用的P型掺杂的硅工艺材料具有与传统的CMOS工艺完全兼容的特点，并保留了传统的浅槽隔离工艺结构在集成电路隔离方面具有的所有技术优势，制造工艺步骤非常简单。

[0014] 和现有技术相比，本发明所提出的能大幅度降低集成电路NMOS器件总剂量辐照后关态泄漏电流的隔离技术，可以大大增强集成电路的抗总剂量辐照性能，对于减少总剂量辐照下集成电路的功耗和增强集成电路的可靠性具有重大意义，在集成电路抗总剂量辐照加固技术应用中，有着明显的优势和广泛的应用前景。

附图说明

[0015] 图1显示常规浅槽隔离技术和本发明集成电路在沟槽与衬底之间的界面结构差异，图1a表示常规技术，图1b表示本发明技术；

[0016] 图2显示了常规浅槽隔离工艺结构和本发明抗总剂量辐照工艺结构经过总剂量辐照后在衬底中产生反型载流子浓度的对比；

[0017] 图3-8显示实施例制备集成电路的各个步骤。

具体实施方式

[0018] 下面通过一个具体的制备实施例结合附图对本发明作进一步描述。

[0019] 本实施例制备根据本发明的抗NMOS器件总剂量辐照的集成电路，主要包括如下步骤：

[0020] 1)二氧化硅和氮化硅的形成。如图3所示，在硅衬底1上热氧化生长一层厚度大约为100埃米至200埃米的二氧化硅作为氮化硅与硅衬底之间的应力缓冲层2，然后再用低压化学气相淀积(LPCVD)方法淀积一层1000埃米至1500埃米氮化硅，作为阻挡层3。

[0021] 2)沟壑光刻和刻蚀。如图4所示，在用光刻版光刻定义出所示图形后，用反应离子刻蚀(RIE)方法在MOS器件之间刻蚀梯形沟槽4，刻蚀气体可以是C12，HBr，和O2等，槽宽约为100至250纳米，槽深约为300纳米至500纳米，梯形槽的正梯形边的倾斜角度约为75°～89°。

[0022] 3)第一次淀积二氧化硅材料。如图5所示，用高密度等离子体CVD(HDPCVD)方法淀积第一个二氧化硅层5至步骤2所刻蚀的沟槽4中。刻蚀与淀积的比例即所谓的Etch/Depo比例，通常保持在0.14～0.33之间。淀积的厚度大约为10纳米至20纳米。

[0023] 4)淀积牺牲层材料。如图6所示，用高密度等离子体CVD(HDPCVD)的方法淀积牺牲层材料P型硅层6至步骤2所刻蚀的沟槽4中，该P型硅层用硼、铝、镓、铟或铊等第三主16 18 3
族元素掺杂，掺杂浓度在5×10 -1×10 /cm 范围内。刻蚀与淀积的比例即所谓的Etch/Depo比例，通常保持在0.14～0.33之间。淀积的厚度大约为10纳米至80纳米。

[0024] 5)第二次淀积二氧化硅材料。如图7所示，用高密度等离子体CVD(HDPCVD)方法淀积第二个二氧化硅层7至步骤2所刻蚀的沟槽4中。刻蚀与淀积的比例即所谓的Etch/Depo比例，通常保持在0.14～0.33之间。

[0025] 6)去除阻挡层3以上淀积的所有材料以及应力缓冲层。如图8所示，用化学机械抛光(CMP)，浓磷酸煮，漂洗等方法去除各种淀积材料和应力缓冲层材料，得到最终的隔离结构。