一种数字锁相回路装置

摘要

本发明的一种锁相回路装置，其使用一高于通用串行总线传输频率四倍的频率信号来撷取接收到的通用串行总线差动信号，并利用同步器避免因数据和频率信号不同步而产生的介稳状态传递至其它电路，再经由一锁相回路状态机，其包含相位检测器和四个状态的状态机，使通用串行总线控制器可产生一频率信号，其频率锁定于接收到的通用串行总线差动信号，因而能正确接收传送端的数据。本发明利用一个四种状态的锁相回路状态机，使装置在接收时的CLKB能更快产生，可以使接收端的频率容忍误差范围加大。另使用两级触发器作为同步器，使本发明可更稳定的运作。

权利要求

1.一种用来令一通用串行总线接收频率器同步于一通用序列总线传送频率器的装置，该接收频率器的频率为一外部频率器的频率的四分之一，其特征在于，该装置包含有：一控制电路，用来依据其所接收的数据来输出控制信号；以及一数字锁相回路状态机，用来依据该控制信号来动态地调整该接收频率器的工作周期，以使该接收频率器与该传送频率器趋向同步，其中该状态机以四种状态运作；

该状态机的四种状态及转换机制为：

一第一状态，用来作为调整一频率信号的参考状态，在产生reset信号时该状态机处于该第一状态；

一第二状态，用来当作调整该频率信号的参考状态；

一第三状态，用来当作调整该频率信号的参考状态；

一第四状态，用来当作调整该频率信号的参考状态；

一由一第一控制信号等于1而由该第一状态切换至该第一状态且下一个周期该频率信号输出1的转换机制；

一由该第一控制信号等于0而由该第一状态切换至该第二状态且下一个周期该频率信号输出0的转换机制；

一由该第一控制信号等于1而由该第二状态切换至该第一状态且下一个周期该频率信号输出1的转换机制；

一由该第一控制信号等于0而由该第二状态切换至该第三状态且下一个周期该频率信号输出0的转换机制；

一由该第一控制信号等于1而由该第三状态切换至该第一状态且下一个周期该频率信号输出1的转换机制；

一由该第一控制信号等于0而由该第三状态切换至该第四状态且下一个周期该频率信号输出0的转换机制；以及一由该频率信号等于一第二控制信号的相反值而由该第四状态切换至该第一状态的转换机制；

其中，各状态之间的转换机制会周期性地发生。

2.如权利要求1所述的装置，其特征在于，该控制电路包括一异或运算器及多个的触发器。

3.如权利要求1所述的装置，其特征在于，该控制电路包括一差动信号输入端及一频率信号输入端。

4.如权利要求1所述的装置，其特征在于，该控制电路包括一第一输出信号及一第二输出信号并分别耦合于该第一控制信号及该第二控制信号。

5.如权利要求1所述的装置，其特征在于，该控制电路使用多个的触发器做为同步器。

6.如权利要求1所述的装置，其特征在于，该状态机的状态与输入相关。

7.如权利要求1所述的装置，其特征在于，该频率信号输入端的速率为四千八百万赫兹。

8.如权利要求1所述的装置，其特征在于，该频率信号输入端的速率为六百万赫兹。

说明书

一种数字锁相回路装置

技术领域

[0001] 本发明为一种锁相回路装置，尤其是有关于一种具四种状态的有限状态机的锁相回路装置。

背景技术

[0002] 最新的通用串行总线规格是依据USB-IF(USB Implementers Forum)通用串行总线2.0规范所制定的，其规范了通用串行总线传输数据的速度，如低速(Low speed)规定数据的频宽为每秒1.5兆位(Mb/s)，误差容忍为1.5％，常见的装置有鼠标、键盘；全速(Full speed)的频宽为每秒12兆位(Mb/s)，误差容忍为0.25％，适用的装置有通用串行总线扬声器、通用串行总线随身碟等等；而高速(High speed)的频宽则为每秒480兆位(Mb/s)，适用于对数据频宽要求更高的装置。

[0003] 通用串行总线的传输使用D+、D-两条信号线，利用其电位的变化，使数据传递。图1是现有装置控制器的方块图，当装置作为接收端时，差动接收器101(differential receiver)得知D+、D-的电位变化RCV；而作为传送端时，则利用其驱动器102(Driver)输出到D+和D-上，以让另一端的主机接收。装置会利用频率产生器103产生需要的频率CLKB，通常是规格所订的频率，以利串行接口引擎104(Serial interface engine，SIE)工作。SIE处理通用串行总线的传输协议(protocol)，如NRZI编码、位填塞(Bit stuffing)和标记封包产生(token packet generation)等等。

[0004] 需要频率产生器103，是因为通用串行总线传输线并不包含频率信号，且通用串行总线主机和装置的频率信号也并非来自同一个频率，接收端如果以自己的频率来撷取收到的差动信号RCV，便会造成数据少读或多读，进而导致通用串行总线系统工作错误。所以，通用串行总线规范数据的编码使用NRZI(Nonreturn to zero invert)，如图2所示，当数据为0，则使传输的信号转态，当数据为1，则维持传输信号的位准。利用此信号的变化和锁相回路状态机，让接收端可产生相对应的频率信号CLKB，再用此频率信号CLKB去撷取差动信号RCV，如此便不会发生数据接收错误的情形。

[0005] 对于频率产生器103，现有技术已使用数字锁相回路(Digitalphase-lock-loop)，但其缺点是太过于复杂，如美国专利第6,088,811号，而另一篇美国第6,664,859号专利则提出更为精简的机构，仅需单一五种状态的状态机301(State machine)，如图3A所示，便能以四倍速频率产生一倍速的频率周期，虽然确实提出了有效降低复杂度的方法，但其机构在输出频率的速度仍有改善的空间；另外，其在接收数据的路径上，只使用一级的触发器(Flip-Flop)作为同步器302(Synchronizer)，致使其结构无法有效排除第一级触发器进入介稳态(metastable state)，将导致其后的电路无法有效地运作。其中，介稳态发生的原因是因数据在触发器的设置时间(setup time)或保持时间(hold time)内发生变化，即导致输出的Q端没办法锁到数据，而发生震荡或不确定的位准。

[0006] 缘此，本案的发明人研究出一种锁相回路状态机，尤其是有关于一种四种状态的锁相回路状态机，以改善现有技术中输出频率的延迟(latency)较长的现状，也进一步加强系统的稳定度。

发明内容

[0007] 本发明的目的在产生接收数据的频率CLKB信号，利用一个四种状态的锁相回路状态机，使装置在接收时的CLKB能更快产生，因其更快产生之故，可以使接收端的频率容忍误差范围加大。另使用两级触发器作为同步器，本发明可更稳定的运作。

[0008] 本发明关于一种锁相回路装置(phase-lock-loop device，PLL device)，其具有一锁相回路状态机(phase-lock-loop state machine，PLL statemachine)，该锁相回路状态机包含有：

[0009] 一第一状态，用来作为重设后的一切入点，并用来作为调整一频率信号的参考状态；

[0010] 一第二状态，用来当作调整该频率信号的参考状态；

[0011] 一第三状态，用来当作调整该频率信号的参考状态；

[0012] 一第四状态，用来当作调整该频率信号的参考状态；

[0013] 一由一第一控制信号等于1而由该第一状态切换至该第一状态且下一个周期该频率信号输出1的转换机制；

[0014] 一由该第一控制信号等于0而由该第一状态切换至该第二状态且下一个周期该频率信号输出0的转换机制；

[0015] 一由该第一控制信号等于1而由该第二状态切换至该第一状态且下一个周期该频率信号输出1的转换机制；

[0016] 一由该第一控制信号等于0而由该第二状态切换至该第三状态且下一个周期该频率信号输出0的转换机制；

[0017] 一由该第一控制信号等于1而由该第三状态切换至该第一状态且下一个周期该频率信号输出1的转换机制；

[0018] 一由该第一控制信号等于0而由该第三状态切换至该第四状态且下一个周期该频率信号输出0的转换机制；以及

[0019] 一由该频率信号等于一第二控制信号的相反值而由该第四状态切换至该第一状态的转换机制；

[0020] 其中，各状态之间的转换机制会周期性地发生。

[0021] 本发明还公开了一种用来令一通用串行总线(universal serial bus，USB)接收频率器同步于一通用序列总线传送频率器的装置，该接收频率器内部的频率约为一外部传送频率器的频率的四倍，该装置包含有：

[0022] 一控制电路，用来依据其所接收的数据来输出控制信号；以及

[0023] 一数字锁相回路状态机(digital phase-lock-loop state machine，DPLLstate machine)，用来依据该控制信号来动态地调整该接收频率器的工作周期(duty cycle)，以使该接收频率器与该传送频率器趋向同步，其中该状态机以四种状态运作。

[0024] 为使贵审查委员对于本发明的结构目的和功效有更进一步的了解与认同，现配合附图以及实施例详细说明如后。

附图说明

[0025] 图1为现有技术的通用串行总线示意图；

[0026] 图2为现有技术的NRZI数据编码结构示意图；

[0027] 图3A为现有技术的锁相回路装置结构示意图；

[0028] 图3B为于本发明的锁相回路装置结构示意图；

[0029] 图4为用于本发明与现有技术的锁相回路装置结构的输出示意图；

[0030] 图5为当接收时钟频率小于传送时钟频率可能发生的错误示意图；

[0031] 图6为当接收时钟频率大于传送时钟频率可能发生的错误示意图；

[0032] 图7为位填塞示意图；

[0033] 图8为于本发明的锁相回路装置结构示意图；

[0034] 图9为于本发明的锁相回路装置状态机的状态示意图；

[0035] 图10为于本发明的锁相回路装置结构的状态机示意图；

[0036] 图11为当接收时钟频率大于传送时钟频率的示意图；

[0037] 图12为当接收时钟频率小于传送时钟频率的示意图；

[0038] 图13为当接收时钟频率等于传送时钟频率的示意图；

[0039] 图14为本发明的锁相回路装置的一控制电路示意图；

[0040] 图15为本发明的锁相回路装置的另一控制电路示意图；以及

[0041] 图16为用于说明本发明的锁相回路装置被用于通用串行总线传送端时的示意图。

[0042] 其中，附图标记：

[0043] 101 差动接收器 102 驱动器

[0044] 103 频率产生器 104 串行接口引擎

[0045] 301 第一状态机 302 一级触发器的同步器

[0046] 303 第二状态机

[0047] 801 802 803 805 触发器 804 异或门

[0048] 901 第一状态 902 第二状态

[0049] 903 第三状态 904 第四状态

[0050] 1001 第一组合逻辑 1002 1004 触发器

[0051] 1003 第二组合逻辑

具体实施方式

[0052] 为了说明本发明的状态机和现有技术(美国第6,664,859号专利)的差别，假设本发明仅使用一级D型触发器作为同步器，如图3B所示，单纯比较和现有技术6,664,859号专利的工作延迟(latency)差异。其中，该第一状态机301与第二状态机303的差别为：请参考图4，该状态机301为五个状态而该状态机303为四个状态，且该状态机303的输出CLKB较该状态机301的输出clk_1x提早一个频率输出。

[0053] 以通用串行总线全速装置来说，当接收端的频率误差有5％时，将造成CLKA(原48MHz)输出最快为50.4MHz或最慢为45.6MHz。主机来的差动数据RCV为12Mb/s，所以，一个位时间以48MHz来sample会有4个CLKA周期宽度。

[0054] (1)CLKA＝50.4MHz：以50.4MHz来sample则会有50.4/12＝4.2个CLKA周期宽度，由于sample后的个数不可能有fractional part，所以可能的宽度为4或5个CLKA周期宽度。

[0055] (2)CLKA＝45.6MHz：以45.6MHz来sample则会有45.6/12＝3.8个CLKA周期宽度，所以可能的宽度为3或4个CLKA周期。

[0056] 以上所提的频率误差，会造成接收端误判数据位数。此类误判原因是因NRZI编码，当原始数据为1时，编码后的数据不会有转态发生，所以可能连续收到二至七个位的RCV数据其位准没发生变化，请参考图7，USB规范规定原始数据超过六个1传送时，要塞入一个0，故数据经过NRZI编码后最多有七个位时间没有转态发生。当数据没有发生转态时，撷取RCV的频率倚赖锁相回路状态机的运作。

[0057] 根据此基本概念，我们可以继续推导何时现有技术会不正常工作，如两个位只收到一个位，请见图5。当接收端的频率比传送端频率慢时，造成两个位时间只解成6个CLKA周期宽度，以其结构来推导，刚好只能产生一个CLK_1X，造成其接收端判读成数据只有一个位，虚线为其撷取数据RCV_2的时间，在频率信号CLK_1X的正缘。

[0058] 于是，我们可以算出接收端的频率要多慢，才会造成此类错误。设接收端频率周期为Xns，传送端的位固定为12Mb/s，传2个位需2/12MHz＝166.66ns，接收频率取样传送数据大于或等于7个CLKA时，便不会发生两个位读成一个位的错误。166.66/X≧7→X≦23.809ns。表示当接收端频率小于23.809ns时，该习知技术可正常运作，不会发生两个位解成一个位的错误。

[0059] 如图6所示，当接收端的频率比传送端频率快时，造成两个位时间解成三个位。设接收端频率周期为Xns，传送端的位固定为12Mb/s，传两个位需2/12MHz＝166.66ns，接收频率sample传送数据小于或等于10个CLKA时，便不会发生两个位读成一个位的错误。166.66/X≦10所以X≧16.667ns。表示当接收端频率大于16.667ns时，该现有技术可正常运作，不会发生两个位解成三个位的错误。

[0060] 由以上两个极限值可以看出两个位的极限范围为23.809-16.667＝7.142ns。而本发明的极限范围为9.259ns，较现有技术大29.64％。请看表一，比较本发明和现有技术的误差容忍范围，位数表示RCV未转态的位数。

[0061] 表一

[0062]位数(bit) 本发明误差范围 现有技术误差范围 本发明较现有技术
(ns) (ns) 的相对误差
1 27.777 15.873 75％
2 9.259 7.142 29.64％
3 5.769 4.870 18.48％
4 4.201 3.703 13.45％
5 3.306 2.990 10.58％
6 2.727 2.508 8.73％
7 2.321 2.160 7.45％

[0063] 图8为本发明的结构图，差动信号RCV经由一个两级触发器801/802和频率信号CLKA同步后，产生RCV_2。接着使用触发器803、805和异或门(XOR)804得到边缘变化信号XG2，XG2经一级触发器作为延迟后得到XG1，此两信号提供给第二状态机303以判断是否输出CLKB。

[0064] 该状态机303其状态变化图为图9，共有4个状态，箭头表示下一个周期的状态值，而标示于箭头旁的文字为其判断的标准，如XG1＝1/CLKB＝1是指当输入XG1＝1时，下一个周期则输出CLKB＝1。

[0065] 以下描述如何运作，经由reset信号回到第一状态901，在此第一状态901若XG1为1，表示检测到RCV_2的变化，则下一个cycle输出CLKB为1，且状态为第一状态901；若XG1为0，表示RCV_2没有变化，下一个cycle输出CLKB为0，且为第二状态902。

[0066] 在状态为902时，若XG1为1，表示检测到RCV2的变化，下一个cycle输出CLKB为1，且状态为第一状态901；若XG1为0，表示RCV_2没有变化，下一个cycle输出CLKB为0，且为第三状态903。

[0067] 在状态为第三状态903时，若XG1为1，表示检测到RCV2的变化，下一个cycle输出CLKB为1，且状态为S0；若XG1为0，表示RCV_2没有变化，下一个cycle输出CLKB为0，且为第四状态904。

[0068] 在状态为904时，下一个cycle输出CLKB为XG2的反相，且为第一状态901。

[0069] 本发明进一步提出可能的状态机作法，请见图10，此结构可避免输出CLKB有脉冲产生。XG1和State经第一组合逻辑1001后，可产生下一个状态让触发器1002更新状态。输出信号CLKB的产生，则需经由第二组合逻辑1003和触发器1004输出，该组合逻辑1003会通过输入信号state、XG2、XG1输出PCLK，再经由该触发器1004取样后输出，避免有脉冲产生。

[0070] 依据图8结构图，以下说明实施步骤。藉由差动信号RCV产生XG2和XG1，以输出CLKB。

[0071] 当接收频率大于传送频率时，请见图11，RCV经由CLKA取样后有5个CLKA周期，State由reset后的状态S0开始，在状态S1时因XG1＝1，致使下一个周期的状态为S0，且输出CLKB为1。接着，状态改变由S0→S1→S2→S3，当在S3时，因XG2＝1，所以输出CLKB＝0，并回到状态S0。在状态S0时，因XG1＝1，所以下一个周期状态为S0，且输出CLKB为1。状态改变由S0→S1→S2→S3，在S3时因XG2＝0，所以输出CLKB＝1，再回到状态S0→S1→S2。

[0072] 当接收频率小于传送频率时，请见图12，RCV经由CLKA取样后出现3个CLKA周期，State由reset后的状态S0开始，在S0因XG1＝0，故下一个周期状态为S1，且输出CLKB为0。在状态S1时因XG1＝1，致使下一个周期的状态为S0，且输出CLKB为1。接着，状态改变由S0→S1→S2，当在S2时，因XG1＝1，所以下一个周期状态为S0，且输出CLKB＝1。状态改变接着如下，S0→S1→S2，在S2时，因XG1＝1，所以下一个周期状态为S0，且输出CLKB＝1。状态改变，S0→S1→S2→S3，在S3时因XG2＝0，所以输出CLKB＝1，再回到状态S0→S1。

[0073] 当接收频率等于传送频率时，请见图13，RCV经由CLKA取样后出现4个CLKA周期，状态由重置(reset)后的状态S0开始，在S0因XG1＝0，故下一个周期状态为S1，且输出CLKB为0。在状态S1时因XG1＝1，致使下一个周期的状态为S0，且输出CLKB为1。接着，状态改变由S0→S1→S2→S3，当在S3时，因XG2＝0，所以下一个周期状态为S0，且输出CLKB＝1。状态改变维持以下顺序：S0→S1→S2→S3。

[0074] 当套用于低速应用时，CLKA为6MHz，输出的CLKB接近1.5MHz；当套用于全速应用时，CLKA为48MHz，输出的CLKB接近12MHz。

[0075] 信号XG1的产生方式可用其它组合逻辑产生，见图14及图15。

[0076] 以下说明图15结构图，信号TXEN选择本发明是否为传送或接收的状态，若为接收，则输入0，反之，则输入1。接着使用触发器1201和异或门(XOR)1202得到边缘变化的信号XG2和信号XG1，此两信号提供给状态机以判断是否输出信号CLKB。

[0077] 本发明的四种状态的状态机，若使XG1及XG2固定为0，可使状态机构输出一频率信号，而该频率信号的频率符合通用串行总线时钟频率要求，即低速为1.5MHz，全速为12MHz。利用此方法，吾人可以利用如图15的结构图，使本发明变为传送端所需的频率信号来源。当传送时，TXEN＝1，用此信号TXEN可使XG2和XG1固定同一位准0，使状态机构便成单纯的CLKA除4的频率信号CLKB。见图16，状态改变维持在S0→S1→S2→S3。

[0078] 上述，仅为本发明的较佳实施例，当不能以之限定本发明所实施的范围。即大凡依本发明权利要求所作的等效变化与修改，皆应仍属于本发明专利涵盖的范围内。