具有不同厚度的绝缘层和传导电极的电子器件及形成方法

摘要

一种电子器件包括晶体管，其中电子器件可包括具有主表面的半导体层、沟道区、栅电极、源极区、传导电极，以及位于半导体层的主表面和传导电极之间的绝缘层。绝缘层具有第一区和第二区，其中第一区比第二区薄。沟道区、栅电极、源极区或其任意组合离第一区比离第二区近。较薄部分可允许晶体管更快速的转换，而更厚部分可允许横跨绝缘层设置相对较大的电压差。还描述了晶体管在绝缘层的不同区之间的过渡的可选形状以及实现此形状的示范性方法。

权利要求

1.一种电子器件，其包括：

半导体层，其具有主表面和在所述半导体层中的槽，所述槽从所述主表面延伸；

沟道区；

传导电极，其盖在位于所述槽的内部的导电材料之上并与所述导电材料隔开且电绝缘，其中所述传导电极被布置在所述半导体层和栅极信号线之间；以及绝缘层，其位于所述主表面和所述传导电极之间，其中，所述绝缘层具有第一区和第二区，所述第一区比所述第二区薄，且所述沟道区离所述第一区比离所述第二区近。

2.如权利要求1所述的电子器件，其进一步包括：源极区，其与所述沟道区相邻地放置；

传导结构，其位于所述半导体层中的槽内；以及表面掺杂区，其与下面掺杂区间隔开，其中：所述沟道区离所述表面掺杂区比离所述传导结构近；

所述绝缘层的所述第一区盖在所述表面掺杂区之上；且所述绝缘层的所述第二区盖在所述传导结构之上。

3.如权利要求1所述的电子器件，其进一步包括：传导结构，其位于所述槽内；以及栅电极，其盖在所述半导体层之上，其中，所述绝缘层与所述栅电极间隔开，所述栅电极离所述第一区比离所述第二区近，所述第二区盖在所述传导结构之上，以及所述传导电极布置在所述绝缘层的所述第一区和所述第二区与所述栅极信号线之间。

4.如权利要求3所述的电子器件，其进一步包括：源极区，其与所述栅电极相邻地放置；

沟道区，其与所述源极区和所述栅电极相邻地放置；

传导结构，其位于所述半导体层中的槽内；

下面掺杂区，其位于所述半导体层和所述传导结构下面；以及表面掺杂区，其与所述下面掺杂区间隔开，其中：与所述传导结构相比，所述沟道区更靠近所述表面掺杂区；

所述绝缘层的所述第一区盖在所述表面掺杂区之上；且所述绝缘层的所述第二区盖在所述传导结构之上。

5.如权利要求4所述的电子器件，其中，所述表面掺杂区沿所述主表面从所述传导结构朝所述源极区延伸约0.2微米到约3.0微米。

6.如权利要求1、2、4或5所述的电子器件，其中，晶体管包括所述沟道区，且设计成在至少约20V的源极-漏极电压差下正常工作。

7.一种形成电子器件的方法，其包括如下步骤：提供包括衬底的工件，包括下面掺杂区、盖在所述下面掺杂区之上的半导体层，所述半导体层包括表面区；

去除所述半导体层的一部分以形成从所述半导体层的主表面延伸的槽；

在所述半导体层之上形成绝缘层，其中，所述绝缘层具有第一区和第二区，且所述第一区比所述第二区薄；

在所述绝缘层的第一区和第二区之上形成传导电极，其中：

所述传导电极盖在位于所述槽的内部的导电材料之上并与所述导电材料隔开且电绝缘，所述传导电极被布置在所述半导体层和栅极信号线之间；并且所述绝缘层位于所述主表面和所述传导电极之间；以及在形成所述传导电极之后形成栅电极，其中：所述绝缘层与所述栅电极间隔开；并且所述栅电极盖在沟道区之上，所述沟道区离所述第一区比离所述第二区近。

8.如权利要求7所述的方法，其中，形成绝缘层的步骤包括：沉积所述绝缘层；

形成界定盖在所述绝缘层的所述第一区之上的开口的掩模；以及对所述第一区内的所述绝缘层进行各向同性蚀刻。

9.如权利要求7所述的方法，其中，形成绝缘层的步骤包括：沉积绝缘层；

使所述绝缘层形成图案，以界定盖在所述绝缘层的所述第一区之上的开口；以及在所述开口内形成绝缘侧壁间隔物。

10.如权利要求7所述的方法，其中，形成绝缘层的步骤包括：沉积所述绝缘层；

形成界定盖在所述绝缘层的所述第一区之上的开口的掩模；以及在至少一个位置时刻期间，对所述绝缘层和所述掩模的暴露部分同时进行蚀刻，使得从截面图看，所述绝缘层在同时蚀刻之后具有大致线性的斜面。

说明书

具有不同厚度的绝缘层和传导电极的电子器件及形成方法

技术领域

[0001] 本公开内容涉及电子器件和形成电子器件的方法，且更具体地说，涉及包括具有不同厚度的绝缘层和传导电极的电子器件以及形成该电子器件的方法。

背景技术

[0002] 金属氧化物半导体场效应晶体管(MOSFET)是一种常见类型的功率转换器件。MOSFET包括源极区、漏极区、在源极区和漏极区之间延伸的沟道区以及邻近沟道区设置的栅极结构(gate structure)。栅极结构包括邻近沟道区设置并通过薄电介质层与沟道区间隔开的栅电极层。

[0003] 当MOSFET处于导通状态时，电压施加到栅极结构以在源极区和漏极区之间形成导电沟道区，这允许电流流过此器件。在闭合状态，施加到栅极结构的任何电压都足够低以至于导电沟道无法形成，并且因此电流无法发生。在闭合状态期间，此器件必须支持在源极区和漏极区之间的高电压。

[0004] 在优化MOSFET的性能时，设计者经常面临对器件参数性能的权衡。明确地说，可利用的器件结构或制作方法的选择可提高一个器件参数，但同时，这样的选择可能会降低一个或多个其他器件参数。例如，提高MOSFET的电阻(RDSON)的可利用的结构和方法可降低击穿电压(BVDSS)，并增加MOSFET内的区之间的寄生电容。

附图说明

[0005] 通过举例阐释了各实施方式，且各实施方式并不受限于附图。

[0006] 图1包括工件的一部分的截面图的图示，工件包括下面掺杂区(underlying doped region)、半导体层、垫层(pad layer)和停止层(stopping layer)。

[0007] 图2包括图1的工件在形成延伸穿过半导体层至下面掺杂区的槽之后的截面图的图示。

[0008] 图3包括图2的工件在形成基本填充槽的传导层之后的截面图的图示。

[0009] 图4包括图3的工件在去除位于槽外部的一部分传导层之后，且在形成侧壁掺杂区之后的截面图的图示。

[0010] 图5包括图4的工件在去除停止层之后的截面图的图示。

[0011] 图6包括图5的工件在形成具有不同区的绝缘层之后的截面图的图示。

[0012] 图7A-10包括根据不同实施方式的图6工件的在绝缘层内的区之间的过渡处具有不同形状的部分的截面图的图示。

[0013] 图11包括图6的工件在形成位于绝缘层上的传导层之后的截面图的图示。

[0014] 图12包括图11的工件在形成位于传导层上的多个层之后的截面图的图示。

[0015] 图13包括图12的工件在形成延伸穿过多个层的开口之后的截面图的图示。

[0016] 图14包括图13的工件在形成绝缘侧壁间隔物(sidewall spacer)之后的截面图的图示。

[0017] 图15包括图14的工件在形成位于工件的暴露表面之上的传导层，并形成在半导体层内的阱区之后的截面图的图示。

[0018] 图16包括图15的工件在形成传导层的位于工件的暴露表面之上的剩余部分之后的截面图的图示。

[0019] 图17包括图16的工件在形成栅电极之后的截面图的图示。

[0020] 图18包括图17的工件在去除最上面绝缘层，截去绝缘侧壁间隔物，且用传导填充材料填充栅电极和传导层之间的间隙之后的截面图的图示。

[0021] 图19包括图18的工件在形成穿过夹层电介质层(interlevel dielectric layer)和源极区的开口之后，且在形成阱接触区之后的截面图的图示。

[0022] 图20包括图19的工件在形成根据本发明实施方式的基本完整的电子器件之后的截面图的图示。

[0023] 技术人员应理解，附图中的各元件被简明且清晰地表示，且未必按比例绘制。例如，图中的一些元件的尺寸可能相对于其他元件被夸大，以有助于改善对本发明实施方式的理解。

具体实施方式

[0024] 提供了下面结合附图的描述以有助于理解此处公开的教导内容。下面的讨论将着重于教导内容的具体实施和各实施方式。提供了此着重点以有助于描述教导内容，且该着重点并不应该被解释成限制了教导内容的范围或适用性。然而，其他教导内容当然可以被利用在本应用中。

[0025] 术语“正常工作”和“正常工作状态”指电子元件或器件设计为工作下的条件。条件可从数据单表或其他关于电压、电流、电容、电阻或其他电条件得到。因此，正常工作不包括在超出其设计限度之外来操作电子元件或器件。

[0026] 术语“包括(comprises)”、“包括(comprising)”、“包括(includes)”，“包括(including)”、“具有(has)”、“具有(having)”，或其任何其他变化形式都预期覆盖非唯一的包括。例如，包括一列特征的方法、物品或装置不一定只限制到这些特征，而是可以包括未明确列出的其他特征或这种方法、物品或装置所固有的其他特征。进一步，除非明确做出相反的表示，否则“或”指的是包括型的或(inclusive-or)，而不是排除型的或(exclusive-or)。例如，条件A或条件B满足下述条件中的任何一个：A是真实的(或存在的)而B是虚假的(或不存在的)，A是虚假的(或不存在的)而B是真实的(或存在的)，以及A和B都是真实的(或存在的)。

[0027] 而且，使用“一个(a)”或“一个(an)”被用于描述此处描述的各元件和各部件。这样做仅仅是为了简便且给出了本发明的一般意义上的范围。此描述应该被解读为包括一个或至少一个，且单数还包括复数，或者反之亦然，除非以其他方式清楚表明。例如，当在此处描述单个项时，多于一个的项可以被用于替代单个项。类似地，当此处描述多于一个的项时，单个项可以替换该多于一个的项。

[0028] 相应于元素周期表内的列的族号使用“新标记法”协议，如CRC Handbook of stChemistry and Physics，81 Edition(2000-2001))中见到的。

[0029] 除非另外做出界定，否则此处使用的所有的技术术语和科学术语与本发明所属领域的技术人员的通常理解是相同的意思。材料、方法和实施例仅仅是示例性的且不期望是限制性的。就此处未描述的程度，有关特定材料和方法过程的许多细节是常规的，且可以见于半导体领域和电子领域的教科书和其他来源。

[0030] 图1包括工件100的一部分的截面图的图示。工件100包括下面掺杂区102，该掺杂区102是轻掺杂的或重掺杂的，n-型或p-型。基于此说明书的目的，重掺杂的预期意指19 3 19 3
至少10 原子/cm 的峰值掺杂剂浓度，而轻掺杂的预期意指小于10 原子/cm 的峰值掺杂剂浓度。下面掺杂区102可以是重掺杂衬底的一部分(例如重n-型掺杂片)，或可以是覆盖在相反传导类型的衬底上或覆盖位于衬底和包埋掺杂区(buried doped region)之间的包埋绝缘层(无图示)上的包埋掺杂区。在具体的实施方式中，下面掺杂区102可以包括覆盖在重掺杂的部分上的轻掺杂的部分，例如当覆盖的半导体层104具有相反的传导类型时，以有助于提高接面击穿电压(junction breakdown voltage)。在实施方式中，下面掺杂区102是用n-型掺杂剂重掺杂的，n-型掺杂剂诸如磷、砷、锑或其任意组合。在具体的实施方式中，如果下面掺杂区102的扩散要保持为低，则下面掺杂区102包括砷或锑，且在具体的实施方式中，下面掺杂区102包括锑，以降低半导体层104的形成过程中的除气程度(与砷相比)。

[0031] 在图1图示的实施方式中，半导体层104覆盖在下面掺杂区102上。半导体层104具有主表面105。半导体层104可以包括第14族元素(即碳、硅、锗或其任意组合)和关于下面掺杂区102描述的任意掺杂剂或相反传导类型的掺杂剂。在实施方式中，半导体层104是轻掺杂的n-型或p-型外延硅层，其具有约0.5微米到约5.0微米的厚度范围，且掺
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杂浓度不大于约10 原子/cm ，且在另一实施方式中，掺杂浓度最少约10 原子/cm 。

[0032] 垫层106和停止层108(例如抛光停止层或刻蚀停止层)使用热生长技术、沉积技术或其组合形成在半导体层104上。垫层106和停止层108中的每个可包括氧化物、氮化物、氧氮化合物或其任意组合。在实施方式中，垫层106与停止层108相比有不同的组成。在具体实施方式中，垫层106包括氧化物，而停止层108包括氮化物。

[0033] 参考图2，去除了半导体层104、垫层106和停止层108的部分以形成槽，如槽202，槽从半导体层106的主表面105朝下面掺杂区102延伸。槽202可以是图2所示的具有不同部分的单槽，或槽202可包括多个不同的槽。槽202的宽度不是很宽，以至于随后形成的传导层不能够填充槽202。在具体的实施方式中，每个槽202的宽度至少约0.3微米或约0.5微米，且在另一具体实施方式中，每个槽202的宽度不大于约4微米或约2微米。在阅读了此说明书后，技术人员将理解，可以采用所述的特定尺寸之外的较窄或较宽的宽度。槽
202可以延伸至下面掺杂区102；然而，如果需要或期望的话，槽202可以浅一些。

[0034] 采用各向异性蚀刻形成槽。在实施方式中，可以进行定时蚀刻，而在另一实施方式中，可以采用终点检测(如，检测下面掺杂区102中的掺杂剂种类，诸如砷或锑)和定时过蚀刻的组合。

[0035] 如果需要或者期望的话，可以沿槽202的侧壁204将掺杂剂引入半导体层104的一部分中，以形成重掺杂的侧壁掺杂区(未在图2中图示)。可使用倾斜角度注入技术、掺杂剂气体或固体掺杂源。

[0036] 如图3所示，传导层302形成在停止层108上和槽202内。传导层302基本上充满了槽202。传导层302可包括包含金属或包含半导体的材料。在实施方式中，传导层302可包括重掺杂半导体材料，例如非晶硅或多晶硅。在另一实施方式中，传导层302包括多个膜，例如黏合膜、屏障膜和传导填充材料。在具体的实施方式中，黏合膜可以包括耐高温金属，诸如钛、钽或类似物；屏障膜可以包括耐高温金属氮化物，诸如氮化钛、氮化钽或类似物，或耐高温金属半导体氮化物，诸如TaSiN；而传导填充材料可以包括钨。在更具体的实施方式中，传导层302可以包括Ti/TiN/W。根据电性能、随后的热循环的温度、其他标准或其任意组合来选择膜的数目和那些膜的组成。耐高温金属和包含耐高温金属的化合物可以经受住高温(如，这些材料的熔点可以是至少1400℃)，可以被保形沉积，且具有比重掺杂的n-型硅低的体电阻率。在阅读了此说明书后，技术人员将能够确定传导层302的组成以满足他们用于特定应用的需求或期望。

[0037] 去除了传导层302的覆盖停止层108的那一部分，以在槽内形成传导结构，例如槽202内的传导结构402，如图4的实施方式所示。可以采用化学机械抛光或者覆盖蚀刻技术(blanket etching technique)来进行去除。停止层108可以用作抛光停止层或者蚀刻停止层。在停止层108达到以有关传导层302的厚度、抛光或蚀刻操作或其任意组合来引起非均匀地横跨工件之后，可以继续进行抛光或蚀刻一段相对短的时间。

[0038] 形成传导结构之前、过程中或之后，侧壁掺杂区，例如侧壁掺杂区404可由半导体层104的部分形成，并从侧壁204延伸。可在前面描述的掺杂操作中引入掺杂剂，并且当形成传导层302时掺杂剂变得被激活。可选地，当传导层302包括掺杂半导体材料时，掺杂剂可从传导结构402扩散或从传导层302扩散(在完全形成传导结构402之前)。

[0039] 在图5中，去除了停止层108，且掺杂了半导体层104的紧邻主表面105和侧壁掺杂区，例如侧壁掺杂区404的部分，以形成表面掺杂区，例如表面掺杂区504，其与下面掺杂区102间隔开。表面掺杂区504具有与侧壁掺杂区404和下面掺杂区102相同的传导类型。表面掺杂区504具有范围约为0.1微米至约0.5微米的深度。横向尺寸(从传导结构402)可取决于所形成的功率晶体管的源极和漏极之间的电压差。当晶体管的源极和漏极之间的电压差增加时，横向尺寸可能也增加。在实施方式中，电压差大于约20V，且在另一实施方式中，电压差不大于30V、50V或更大。从传导结构402延伸的横向尺寸可在约0.2微米至约3.0微米的范围内。在具体实施方式中，横向尺寸在约0.5微米至约2.0微米的范围内。
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水平定向掺杂区内的峰值掺杂浓度可在约2×10 原子/cm 至约2×10 原子/cm 的范围，
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且在具体实施方式中，在约4×10 原子/cm 至约7×10 原子/cm 的范围。垫层106在形成表面掺杂区504之后仍留在半导体层104之上，或者在形成表面掺杂区504之后去除。

[0040] 在传导结构402和垫层106上形成了绝缘层62，如图6所示。绝缘层62包括具有不同厚度的至少两个不同区。实际上，绝缘层62具有台阶构型，其重要性稍后在本说明书中描述。在图6所示的实施方式中，绝缘层62包括区622、624和626。区622覆盖在表面掺杂区504上，且更靠近随后形成的栅电极、沟道区和源极区。绝缘层62在区622内的厚度比在区626内的厚度更薄。绝缘层62在区624内的厚度可与在区622或626内的厚度相同，或者可具有在区622和区626的厚度之间的厚度。

[0041] 在实施方式中，绝缘层62在区622内的厚度为至少约0.02微米或至少约0.05微米，且在另一实施方式中，绝缘层62在区622内的厚度不大于约0.2微米或不大于约0.1微米。区624覆盖在表面掺杂区504上，并且可比区622更厚。在实施方式中，绝缘层62在区624内的厚度为至少约0.05微米或至少约0.15微米，且在另一实施方式中，绝缘层62在区624内的厚度不大于约0.5微米或不大于约0.25微米。区626覆盖在传导结构402上并且比区622更厚。区624和626可具有相同的厚度或不同的厚度。在实施方式中，绝缘层62在区626内的厚度为至少约0.15微米或至少约0.25微米，且在另一实施方式中，绝缘层62在区626内的厚度不大于约0.8微米或不大于约0.5微米。在具体实施方式中，绝缘层62在区622内的厚度在约0.03微米至约0.08微米的范围内，绝缘层62在区624内的厚度在约0.13微米至约0.2微米的范围内，而绝缘层62在区626内的厚度在约0.3微米至约0.5微米的范围内。

[0042] 可通过不同的技术形成绝缘层62，并且当从截面视图看时获得不同的形状。绝缘层62可由单个绝缘膜或沉积在工件上的多个绝缘膜形成。单个绝缘膜或多个绝缘膜可包括氧化物、氮化物、氧氮化合物或其组合。在具体实施方式中，绝缘层62的特性对于更靠近垫层106和传导结构402的位置与更远离垫层106和传导结构402的位置相比较可分别不同。在实施方式中，绝缘层62的组成可在沉积过程中或沉积之间改变。例如，氧化物膜可更靠近掺杂区504和传导结构402，而氮化物膜可沉积在氧化物膜上。在另一实施方式中，可在沉积的后面部分中以增加的浓度结合掺杂剂，例如磷。在又一实施方式中，即使在绝缘层62的整个厚度内组成基本相同，但是可通过改变沉积参数(例如射频功率、压力等)改变膜内的应力。在进一步的实施方式中，可使用前述的组成。

[0043] 图7-10包括工件的部分的截面图以展示绝缘层62的区之间的过渡的可能形状。图7-10中的形状和对应的技术仅示出了一些示范性的非限制性的形状和技术。在阅读此说明书后，本领域普通技术人员将理解，可使用其它形状和技术，而不偏离此处描述的概念的范围。

[0044] 参考图7A和图7B，绝缘层62可包括可允许不同区中的不同厚度的多个绝缘膜。在图7B所示的实施方式中，垫层106可包括具有约50nm至约100nm的厚度范围的氧化物，且在具体实施方式中，约60nm至约70nm的厚度范围的氧化物。可将氮化物膜702和氧化物膜704连续地沉积在垫层106和传导结构402上。氮化物膜702可具有约30nm至约70nm的厚度范围，而氧化物膜704可具有约0.2微米至约0.5微米的厚度范围。在具体实施方式中，可使用正硅酸乙酯(tetraethylorthosilicate)以足够的阶跃式覆盖(step coverage)来形成氧化物膜704。

[0045] 在沉积氮化物膜702和氧化物膜704之后，可形成抗蚀剂掩模72并使其形成图案以界定开口以暴露氧化物膜704的对应于区622的一部分，如图7A所示。可对氧化物膜704的暴露部分进行各向同性蚀刻，并底切抗蚀剂掩模72的一部分以从区624去除氧化物膜704。在此具体实施方式中，区624和626之间的过渡722具有凹形。在更具体的实施方式中，在去除抗蚀剂掩模72之前，可通过在各向同性蚀刻形成过渡722之后各向异性蚀刻来部分地或完全地去除绝缘层62在区622中的其余部分连同垫层106。

[0046] 之后，可如图7B所示去除抗蚀剂掩模72，可使用热生长技术、沉积技术或其组合将额外的绝缘材料添加到层62。在具体实施方式中，氧化物膜742可由掺杂区504内的硅而热生长到约20nm至约40nm的厚度范围，且可在氧化物膜742、氮化物膜702和氧化物膜704上沉积氮化物膜744。氮化物膜744可具有如前面关于氮化物膜702所述的厚度。氮化物膜702和744可具有相同的厚度或不同的厚度。这些额外的过程行为能进一步实现绝缘层62在区622和624之间的厚度的成形。在此具体实施方式中，包括垫层106和膜702、
704、742和744的绝缘层62在区622、624和626内具有不同厚度。更具体地说，与区626相比，绝缘层62在区624内的厚度更靠近在区622内的厚度。在另一实施方式中(未显示)，过渡可为单个台阶。在此具体实施方式中，可对氧化物膜进行各向异性蚀刻，直到去除了氧化物膜在抗蚀剂掩模72的开口内的部分或全部厚度。在阅读此说明书后，技术人员将理解，可使用其它实施方式实现能适合于具体应用的台阶式电介质。

[0047] 在图8-10所示的实施方式中，绝缘层在区624和626内的厚度基本相同。在其它实施方式中(未显示)，绝缘层62在区624内的厚度可与在区622和624内的厚度不同。

[0048] 图8包括具有多个台阶以在区622和624之间的过渡822处产生台阶式结构的绝缘层62的图示。形成抗蚀剂掩模并使之形成图案以界定开口。开口的初始形状对应于过渡822的最靠近区622的垂直表面。仅部分地穿过绝缘层62的厚度对绝缘层62进行蚀刻。蚀刻的深度对应于最靠近区622的垂直表面。之后，对抗蚀剂掩模82进行各向同性蚀刻以加宽开口。工艺步骤继续交替进行绝缘层62的各向异性蚀刻和抗蚀剂掩模82的各向同性蚀刻，以获得过渡822在区622和624之间的需要的或期望的轮廓。可在过渡822中形成或多或少的台阶，且可根据需要或期望调节台阶的垂直和线性尺寸的比率。

[0049] 图9包括在区622和624之间的过渡922处具有线性倾斜表面的绝缘层62的图示。形成抗蚀剂掩模并使之形成图案以界定开口。开口的初始形状对应于过渡922与绝缘层62的在区622上延伸的水平部分相遇的位置。可在至少一个位置时刻(point time)的过程中同时蚀刻绝缘层62和抗蚀剂掩模92。在图9所示的实施方式中，在基本所有的蚀刻操作过程中对绝缘层62和抗蚀剂掩模92进行蚀刻。可在绝缘层62内的下面绝缘膜(由虚线示出)变得暴露时终止蚀刻。在另一实施方式中(未示出)，可如最先描述的形成抗蚀剂掩模92，其中开口对应于过渡922与绝缘层62的水平部分相遇的位置。在各向异性蚀刻通过绝缘层62的部分厚度之后，使用各向同性蚀刻剂来优选地蚀刻绝缘层62在更靠近抗蚀剂掩模92的部分处的部分。例如，绝缘层62可包括当绝缘层62变得更厚或者通过改变在沉积绝缘层62时的沉积条件而改变应力或其他物理特性时增加的掺杂浓度。使用不同的特性可引起其它处理难题；但是，技术人员将理解处理难题的影响以及它们形成的危险是否是可接受的或者可被减少或基本消除。

[0050] 图10包括在区622和624之间的过渡1022处具有抛物线形状的绝缘层62的图示。可使用常规或专用的侧壁间隔物形成技术来形成区622和624之间的过渡1022。

[0051] 图7-10包括区622和624之间的过渡的形状的一些例子，而其它形状也是可能的。例如，不同技术的组合可形成所描述形状的混合。可定制形状以产生允许可接受的电场和台阶式覆盖的过渡(用于随后形成的传导层)。

[0052] 通过在绝缘层62，包括区622、624和626上沉积传导材料形成传导层1104，如图11所示。绝缘层62在区626内的较厚部分允许在绝缘层62具有电介质击穿之前在传导层
1104和传导结构402之间的较高电压差。绝缘层62在区622内的较薄部分有助于保护随后形成的栅电极。传导层1104的厚度在约0.05微米至约0.5微米的范围内。传导层1104包括传导材料，或可例如通过掺杂制成传导的。传导层1104可包括掺杂半导体材料(例如重掺杂的非晶硅、多晶硅等等)、包含金属的材料(耐高温金属、耐高温金属氮化物、耐高温金属硅化物等)或其任意组合。在具体实施方式中，传导层1104为传导电极层，用于形成传导电极。传导层1104可在此时形成图案以界定传导电极，或可在处理流的稍后时间形成图案。

[0053] 在图12的传导层1104上形成了一组层。在实施方式中，可连续沉积绝缘层1206、绝缘层1222、传导层1224和绝缘层1226。绝缘层1206、1222和1226中的每个可包括氧化物、氮化物、氧氮化合物或其任意组合。

[0054] 传导层1224包括传导材料或者可例如通过掺杂制成传导的。传导层1224可包括任意材料，且可使用关于传导层1104描述的任意技术形成。传导层1104和1224可具有相同的组成或不同的组成。传导层1224的厚度范围可为约0.1微米至0.9微米。在具体实施方式中，传导层1224为栅极信号层。传导层1224可在此时形成图案以界定栅极信号线，或者可在处理流的稍后时间形成图案。

[0055] 在另一具体实施方式中，绝缘层1206包括厚度在约0.05微米到约0.2微米的范围的氮化物。绝缘层1222和1226包括氧化物，绝缘层1222的厚度可在约0.2微米到约0.9微米的范围，而绝缘层1226的厚度可在约0.05微米到约0.2微米的范围。在又一实施方式中，绝缘层1226包括氮化物。可将减反射层结合到绝缘层或传导层中的任一个内，或者可分开使用减反射层(未显示)。在另一实施方式中，可使用更多或更少的层，且此处描述的厚度仅为示例性的，并且不意味着要限制本发明的范围。

[0056] 如图13所示，开口，例如开口1302形成通过层62、1104、1206、1222、1224和1226。开口形成为使得表面掺杂区504的部分位于开口1302之下。这部分允许表面掺杂区504的部分位于随后形成的栅电极的部分之下。绝缘侧壁间隔物，例如绝缘侧壁间隔物1402沿开口，例如图14的开口1302的侧面形成。绝缘侧壁间隔物使传导层1104与随后形成的栅电极电绝缘。绝缘侧壁间隔物1402可包括氧化物、氮化物、氧氮化合物或其任意组合，并且绝缘侧壁间隔物1402的底部具有在约50nm至约200nm范围内的宽度。

[0057] 图15包括工件的在形成栅极电介质层1502、传导层1506和阱区1504之后的图示。通过蚀刻来去除垫层106，并且在半导体层104上形成栅极电介质层1502。在具体实施方式中，栅极电介质层1502包括氧化物、氮化物、氧氮化合物或其任意组合，并具有约5nm到约100nm的厚度范围，且传导层1506覆盖在栅极电介质层1502上。传导层1506可为随后形成的栅电极的一部分。传导层1506当被沉积时可为传导的，或者可以沉积为高电阻层(例如，未掺杂的多晶硅)并随后制成传导的。传导层1506可包括包含金属的材料或包含半导体的材料。传导层1506的厚度选择成使得从顶视图看，传导层1506的暴露在开口1302内的大致垂直边缘靠近表面掺杂区504的边缘。在实施方式中，传导层1506被沉积成约0.1微米至约0.15微米的厚度。

[0058] 形成传导层1506之后，可掺杂半导体层104以形成阱区，例如图15的阱区1504。阱区1504的传导类型与表面掺杂区504和下面掺杂区102的传导类型相反。在实施方式中，通过开口1302、传导层1506和栅极电介质层1502，将硼掺杂剂引入到半导体层104内，以给阱区1504提供p型掺杂剂。在一个实施方式中，阱区1504的深度比随后形成的源极区的深度深，且在另一实施方式中，阱区1504的深度为至少约0.5微米。在进一步的实施方式中，阱区1504的深度不大于约2.0微米，而在又一实施方式中，阱区1504的深度不大于约1.5微米。通过举例，可使用两种或更多种离子注入来形成阱区1504。在具体的例子中，
13 3
使用约1.0×10 原子/cm 的剂量进行每一种离子注入，且两种注入具有约25KeV和50KeV的能量。在另一实施方式中，在形成阱区时执行更多或更少的离子注入。可在不同的能量下使用不同的剂量，可使用更高或更少的剂量，更高或更低的能量，或者其组合，以满足特定应用的需要或期望。

[0059] 如图16所示，将额外的传导材料沉积到传导层1506上以便形成传导层1606。栅电极将由传导层1606形成，并且因此，在图示实施方式中，传导层是栅极电介质层。传导层1606可包括先前关于传导层1506描述的任一材料。与传导层1506类似，额外的传导材料可在沉积时是传导的，或可被沉积为高阻抗层(如，未掺杂的多晶硅)且随后制成传导的。
在传导层1506和额外的传导材料之间，它们可具有相同的组成或不同的组成。传导层1606的厚度，包括传导层1506和额外的传导材料，具有约0.2微米到0.5微米的厚度范围。在具体实施方式中，额外的传导材料包括多晶硅，且可在沉积或随后的掺杂过程中使用离子注入或其他掺杂技术用n-型掺杂剂掺杂。

[0060] 各向异性地蚀刻传导层1606以形成栅电极，如图17的栅电极1706。在图示实施方式中，栅电极1706没有使用掩膜来形成，且具有侧壁间隔物的形状。进行栅电极1706的蚀刻可执行为使得可暴露绝缘层1226和栅极电介质层1502。蚀刻可延伸以暴露绝缘侧壁间隔物1402的一部分。绝缘层(无图示)可从栅电极1706热生长，或可沉积在工件上方。绝缘层的厚度可在约10nm到约30nm范围内。

[0061] 图18包括工件的在形成传导电极1862、栅极信号线1864、截平的绝缘侧壁间隔物1802、源极区1804以及栅极信号线1864和栅电极1706之间的传导填充材料1806之后的图示。尽管为形成工件而执行的操作按具体顺序描述，但是在阅读此说明书后，技术人员将理解，如果需要或者期望的话，顺序可更改。另外，为完成图18所示的实施方式的工件，可使用掩膜或多个掩膜(无图示)。

[0062] 如果传导层1104和1224尚未形成图案，则他们可被形成图案以形成传导电极和栅极信号线，如传导电极1862和栅极信号线1864。传导电极1862可用来帮助减少传导结构402和任一或多个栅极信号线1864、栅电极1706或栅极信号线1864和栅电极1706之间的电容耦合。栅极信号线1864可用来提供从控制电子(无图示)到栅电极1706的信号。

[0063] 源极区，如源极区1804，可使用离子注入形成。源极区1804是重掺杂的，且与阱区1504相比具有相反的传导类型，而与表面掺杂区504和下面掺杂区102具有相同的传导类型。阱区1504的位于源极区1804和表面掺杂区504之间且在栅电极1706下的部分是用于正在形成的功率晶体管的沟道区1822。

[0064] 绝缘侧壁间隔物1402可通过蚀刻侧壁间隔物1402的上部分以去除绝缘侧壁间隔物1402的在传导层1224(栅极信号层)和栅电极1706之间的部分而被截头来形成截头的绝缘侧壁间隔物1802。去除的绝缘侧壁间隔物1402的量至少足以允许传导填充材料1806，当形成时，电连接传导层1224和栅电极1706，但不蚀刻如此多的绝缘侧壁间隔物1402以暴露传导层1104(传导电极层)，因为栅电极1706和传导层1224将电连接到传导层1104，这是不期望的。如图示的实施方式中，蚀刻被进行成使得截头的绝缘侧壁间隔物1802的最上面表面位于绝缘层1222和传导层1224之间的界面附近。

[0065] 传导填充材料1806形成在截头的绝缘侧壁间隔物1802之上，以便将栅电极1706电连接到传导层1224。传导填充材料1806可选择性地生长或沉积在基本所有工件之上，且随后从栅电极1706和栅极信号线1864之间的间隙外的区域去除。如果需要或者期望的话，去除绝缘层1226和栅极电介质层1502的暴露部分。

[0066] 图19包括在夹层电介质(ILD)层1902形成并形成图案以界定接触开口之后，且在掺杂形成阱接触区后的工件的图示。ILD层1902可包括氧化物、氮化物、氧氮化合物或其任意组合。ILD层1902可包括具有基本不变或可变组成(如离半导体层104较远的高磷含量)的单一膜或多个离散膜。蚀刻停止膜、减反射膜或组合可用在ILD层1902内或之上以帮助处理。可对ILD层1902平坦化以提高在后续处理操作(如平版印刷术，随后的抛光，或诸如此类)过程中的处理边缘。阻抗层1904形成在ILD层1902上，且形成图案以界定阻抗层开口。执行各向异性蚀刻以界定延伸穿过ILD层1902的接触开口，如接触开口1922。与许多常规的接触蚀刻操作不同，继续蚀刻以延伸穿过源极区1804且在阱区1504内结束。
蚀刻可作为定时蚀刻进行或作为终点检测蚀刻与定时过蚀刻进行。在具体实施方式中，第一终点可在源极区1804暴露时检测，而第二终点可通过在阱区1504内存在的硼检测。阱接触区，如阱接触区1924可通过掺杂接触开口，如接触开口1922的底部部分来形成。阱接触区1924可注入有与其所位于的阱区1504相同传导类型的掺杂剂。阱接触区1924是重掺杂的以至于可随后形成欧姆接触。当阻抗层1904在适当位置时，可执行各向同性蚀刻以暴露源极区，如源极区1804的最上面表面，如关于图20描述变得更明显的。在过程中的这一点上，将形成功率晶体管，例如图19所示的功率晶体管。

[0067] 图20包括基本完成的电子器件的图示，其包括传导插塞和端子。更具体地说，传导层沿工件的暴露表面形成且形成在接触开口，包括接触开口1922内。传导层可包括单一膜或多个膜。在实施方式中，传导层包括多个膜，如黏合膜、屏障膜和传导填充材料。在具体实施方式中，黏合膜可包括耐高温金属，如钛、钽或类似物；屏障膜可包括耐高温金属氮化物，如氮化钛、氮化钽或类似物，或耐高温金属半导体氮化物如TaSiN；而传导填充材料可包括钨。依据电性能、随后的热循环温度、其它标准或其任意组合选择膜的数量和这些膜的组成。在阅读此说明书后，技术人员将能够决定传导层的组成以满足具体应用的需要或者期望。去除传导层的覆盖在ILD层1902上的部分以形成传导插塞，如在接触开口1922内的传导插塞2022。

[0068] 传导层可沉积成形成源极端子2024和漏极端子2026。传导层可每一个包括单一膜或多个分离的膜。示范性材料包括铝、钨、铜、金或类似材料。每个传导层可以或可以不被图案化以形成源极端子2024或漏极端子2026，如图20所示。在具体实施方式中，漏极端子2026可以是对包括下面掺杂区102的衬底的背面接触的一部分。在另一实施方式中，用于形成源极端子2024的传导层可形成图案，以便也形成将连接到栅极信号线1864的栅极端子(未示出)。在所示实施方式中，没有传导插塞延伸到垂直定向传导区，且尤其是传导结构402。

[0069] 电子器件可包括大致等于如图20所示的功率晶体管的许多其它功率晶体管。功率晶体管并联连接以提供电子器件足够有效的沟道宽度，其可支持在电子器件的正常工作过程中使用的相对较高的电流。

[0070] 可使用传导电极1862来保护栅电极1706不受当电子器件正工作时由传导结构402产生的电场的影响。因此，传导电极1862有助于减小传导结构402和栅电极1706和栅极信号线1864中的每个之间的电容耦合。这种保护可允许晶体管在较高的转换速度下工作。

[0071] 电子器件可设计成具有20V或更高，例如30V或50V的最大源极-漏极电压差。传导结构402的电压可与VD大致相同，且因此在传导结构402和传导电极1862之间可存在相对较高的电压差。在具体实施方式中，电子器件可具有传导电极1862在约VS或约0V，且传导结构402在约VD或约30V的正常工作状态。如果绝缘层62设计成当在电子器件的制成形式中存在时基本相同的厚度，则可出现不期望的效果。如果绝缘层62相对且均匀的薄，较薄的厚度有助于保护栅电极1706并提高转换速度；但是，相对较薄的绝缘层62可能不能够承受传导结构402和传导电极1862之间的电场。相对较薄的绝缘层62的额外的利益包括在正常反向偏压工作条件下表面掺杂区504更好的损耗以及表面掺杂区504和沟道区1822之间的联接处附近电位的相应减少，使得能控制较短的有效沟道长度，而没有不期望的形成高的泄漏电流的电击穿。如果绝缘层62是相对且均匀厚的，那么较厚的厚度有助于承受传导结构402和传导电极1862之间的电场；但是，相对较厚的绝缘层62不利于保护栅电极1706和转换速度。具有覆盖在区622中较薄而在区626中较厚的绝缘层62上的传导电极1862的进一步的益处是其可用于使雪崩电流生成的位置远离沟道1822朝垂直传导结构402转移。通过使热载流子的该源极移动远离晶体管的沟道区，可以提高器件的坚固性和稳定性。

[0072] 通过使绝缘层62在区622和区626之间具有不同的厚度，可实现较薄的绝缘层的更好的保护，同时仍允许关于在传导结构402和传导电极1862之间的绝缘层的可接受的电介质击穿电压。当在正常反向偏压工作条件下完全损耗时，表面掺杂区504中的损耗电荷允许表面掺杂区504内的电压从更靠近传导结构402的位置的较高电压降低到更靠近沟道区1822的另一位置的较低电压，沟道区1822位于表面掺杂区504和源极区1804之间。较低电压不需要像绝缘层的厚度一样以保护电介质击穿。因此，绝缘层62在区622内的厚度可更薄，而绝缘层62在区626内的厚度可更厚。绝缘层62在区624内的厚度可与绝缘层在区622和626内的厚度一样，或者可具有在绝缘层62在区622和624内的厚度之间的厚度。

[0073] 如果需要或期望，可使用其它实施方式。在另一实施方式中(未显示)，可使用补偿区，以帮助降低RDSON。邻近表面掺杂区504设置了补偿区。在正常工作状态期间，表面掺杂区504可同时被传导电极1862自上消耗和被补偿区自下消耗。这可允许表面掺杂区504中的峰值掺杂剂浓度增加，且导致同样的击穿电压(BVDSS)等级的较低RDSON。补偿区具有与表面掺杂区504和下面掺杂区102相反的传导类型。在具体实施方式中，补偿区的掺杂剂17 3 16
浓度不大于约2×10 原子/cm ，或在另一具体实施方式中，掺杂剂浓度不大于约5×10 原
3
子/cm。

[0074] 如图示和在此描述的晶体管可以是NMOS晶体管，其中源极区1804、表面掺杂区504、侧壁掺杂区404和下面掺杂区102都是n-型掺杂的，而沟道区1822是p-型掺杂的。
在另一实施方式中，晶体管可以通过反向先前描述的区的传导类型而成为PMOS晶体管。

[0075] 许多不同的方面和实施方式都是可能的。这些方面和实施方式中的一些将在下面描述。阅读此说明书以后，技术人员将理解，这些方面和实施方式仅是示例性的且不限制本发明的范围。

[0076] 在第一方面，电子器件可包括具有主表面的半导体层、沟道区、传导电极和绝缘层。绝缘层可位于主表面和传导电极之间，其中绝缘层具有第一区和第二区，第一区比第二区更薄，且沟道区离第一区比离第二区近。

[0077] 在第一方面的实施方式中，与第一区相比，第二区包括至少一个更多的膜。在另一实施方式中，电子器件进一步包括邻近沟道区放置的源极区；位于半导体层的槽内的传导结构；以及与下面掺杂区间隔开的表面掺杂区。沟道区离表面掺杂区比离传导结构近，绝缘层的第一区覆盖在表面掺杂区上；且绝缘层的第二区覆盖在传导结构上。在具体实施方式中，电子器件进一步包括漏极，且设计成在至少约20V的源极-漏极电压差下正常工作。在另一具体实施方式中，源极和传导结构设计成在至少约20V的源极-传导结构电压差下正常工作。在又一实施方式中，表面掺杂区沿半导体层的主表面从传导结构朝源极区延伸约0.2微米至约3.0微米。

[0078] 在第二方面，电子器件可包括具有主表面和在此从主表面延伸的槽的半导体层、槽内的传导结构，以及覆盖在半导体层上的栅电极。电子器件还可包括包括有第一区和第二区的绝缘层，其中第二区比第一区厚，栅电极离第一区比离第二区近，且第二区覆盖在传导结构上。电子器件可进一步包括覆盖在绝缘层的第一区和第二区上的传导电极和传导结构。

[0079] 在第二方面的实施方式中，电子器件进一步包括覆盖在半导体层的主表面和传导电极上的栅极信号线，其中，栅电极不覆盖在传导电极上，且传导电极设置成当电子器件在正常工作状态下时基本横压。在具体实施方式中，传导电极的一部分邻近栅电极放置，并具有第一表面和与第一表面相对的第二表面，主表面离第一表面比离第二表面近，且在由晶体管所占据的区域内，传导电极的第一表面和第二表面中的每一个位于栅电极的最下面点和最上面点之间的高度。

[0080] 在第二方面的另一实施方式中，电子器件进一步包括邻近栅电极放置的源极区、邻近源极区和栅电极放置的沟道区、位于半导体层的槽内的传导结构、位于半导体层和传导结构下面的下面掺杂区，以及与下面掺杂区间隔开的表面掺杂区。在此实施方式中，与传导结构相比，沟道区更靠近表面掺杂区，绝缘层的第一区覆盖在表面掺杂区上，且绝缘层的第二区覆盖在传导结构上。在具体实施方式中，电子器件进一步包括漏极，其中电子器件包括晶体管，晶体管包括源极、栅电极和漏极，且晶体管设计成在至少约20V的源极-漏极电压差下正常工作。在另一具体实施方式中，电子器件包括晶体管，晶体管包括源极和栅电极，且晶体管设计成在至少约20V的源极-传导结构电压差下正常工作。在又一具体实施方式中，表面掺杂区沿主表面从传导结构朝源极区延伸约0.2微米至约3.0微米。

[0081] 在第三方面，形成电子器件的方法可包括提供包括衬底的工件，包括下面掺杂区和覆盖在下面掺杂区上的半导体层，其中半导体层具有与下面掺杂区间隔开的主表面。此方法还可包括在半导体层上形成绝缘层，其中绝缘层具有第一区和第二区，且第一区比第二区更薄，在绝缘层的第一区和第二区上形成传导电极，以及形成源极区，与绝缘层的第二区相比，该源极区更靠近绝缘层的第一区。

[0082] 在第三方面的实施方式中，形成绝缘层包括沉积绝缘层、形成界定覆盖在绝缘层的第一区上的开口的掩模，以及对第一区内的绝缘层进行各向同性蚀刻。在另一实施方式中，形成绝缘层包括沉积绝缘层、使绝缘层形成图案以界定覆盖在绝缘层的第一区上的开口，以及在开口内形成绝缘侧壁间隔物。在又一实施方式中，形成绝缘层包括沉积绝缘层、形成界定覆盖在绝缘层的第一区上的开口的掩模，以及在至少一个位置时刻的过程中对绝缘层和掩模的暴露部分同时进行蚀刻，使得从截面图看，绝缘层在同时蚀刻之后具有大致线性的斜面。在又一实施方式中，形成绝缘层包括沉积绝缘层、形成界定覆盖在绝缘层的第一区上的开口的掩模、对位于开口下面的绝缘层进行各向异性蚀刻以蚀刻通过绝缘层厚度的一部分、在对绝缘层进行各向异性蚀刻之后对掩模的一部分进行各向同性蚀刻以加宽掩模中的开口，以及在对掩模的部分进行各向同性蚀刻之后对位于加宽的开口下面的绝缘层进行各向异性蚀刻。

[0083] 在第三方面的进一步的实施方式中，此方法进一步包括在半导体层内形成槽，其中槽从主表面朝下面掺杂区延伸，形成位于槽内的传导结构，以及形成与下面掺杂区间隔开的表面掺杂区，其中绝缘层的第一区覆盖在表面掺杂区上，而绝缘层的第二区覆盖在传导结构上。在具体实施方式中，晶体管设计成在至少约20V的源极-传导结构电压差下正常操作。在更具体的实施方式中，表面掺杂区沿主表面从传导结构朝源极区延伸约0.2微米至约3.0微米。在另一具体实施方式中，此方法进一步包括在传导电极上形成栅极信号线，以及在半导体层的主表面上形成栅电极，其中栅电极不覆盖在传导电极上。在此实施方式中，传导电极位于栅极信号线和传导结构和表面掺杂区中的每一个之间，且在电子器件的制成形式中，传导电极设置成当电子器件在正常工作状态时基本恒压。在更具体的实施方式中，晶体管设计成在至少约20V的源极-漏极电压差下正常工作。

[0084] 注意到，上面的概述或实施例中描述的所有活动并不都是必需的，具体活动的一部分可以不是必需的，并且，除了描述的那些活动之外，可以施行一个或多个另外的活动。更进一步，列出的活动的顺序并不一定是它们被施行的顺序。

[0085] 此处为了清楚而描述在不同实施方式中的某些特征还可以按组合形式提供在单个实施方式中。相反，为了简洁而描述在单个实施方式中的不同的特征还可以分别提供或以任何子组合提供。而且，提到以范围表示的值包括那个范围内的每一个值和所有值。

[0086] 上面已经就具体的实施方式描述了益处、其他优势和问题的解决方案。然而，益处、优势、问题的解决方案以及可能造成任何益处、优势或解决方案出现或变得更明确的任何特征并不应被解释为任一个权利要求或所有权利的关键的、需要的或必须的特征。

[0087] 应理解，此处为了清楚而描述在不同实施方式中的某些特征还可以按组合形式提供在单个实施方式中。相反，为了简洁而描述在单个实施方式中的不同的特征还可以分别提供或以任何子组合提供。而且，提到以范围表示的值包括那个范围内的每一个值和所有值。

[0088] 此处描述的实施方式的说明和阐释是期望提供对不同实施方式的结构的一般理解。此说明和阐释并不期望作为使用了此处描述的结构或方法的装置和系统的所有元件和特征的穷尽性和全面的描述。不同的实施方式还可以按组合形式提供在单个实施方式中，而相反，为了简洁而描述在单个实施方式中的不同的特征也可以分别提供或以任何子组合提供。而且，提到以范围表示的值包括那个范围内的每一个值和所有值。只有在阅读了此说明书后，许多其他实施方式对技术人员才是明显的。其他实施方式可以被使用或从公开内容中得到，使得可以做出结构替换、逻辑替换或其他变化而并不背离本公开内容的范围。因此，此公开内容被认为是示例性的，而不是限制性的。