电荷泵电路

摘要

一种电荷泵电路，包括开关单元，适于实现电荷从电荷泵输入端到电荷泵输出端的传输；传输单元，适于控制开关单元中MOS管导通或截止；与开关单元中的PMOS管一一对应匹配的充电单元，适于存储电荷，以提升传输电压。本发明实施方式采用第一NMOS管和至少一个PMOS管作为电荷传输过程中的开关单元，在较低的电源电压工作条件下，能够正常工作，并且具有较高的传输效率。

权利要求

1.一种电荷泵电路，其特征在于，包括：

开关单元，实现电荷从电荷泵输入端到电荷泵输出端的传输，包括第一NMOS管和至少两个PMOS管，各个PMOS管串联耦接，所述各个PMOS管在n型半导体衬底的n阱中形成，所述n阱中的电压可调，保持衬源电压为零，所述第一NMOS管的输出极与首个PMOS管的输入极耦接，所述第一NMOS管的输入极为所述电荷泵电路的输入端，末个PMOS管的输出极为所述电荷泵电路的输出端；

传输单元，包括至少两级子传输单元，每级所述子传输单元串联耦接，其中第一级子传输单元控制开关单元中第一NMOS管和首个PMOS管的导通或截止，其它级所述子传输单元依次与开关单元中的其它所述PMOS管一一对应匹配，控制所述匹配PMOS管的导通或截止；

至少两级充电单元，存储电荷，以提升传输电压，每级所述充电单元与开关单元中的所述PMOS管一一对应匹配。

2.如权利要求1所述的电荷泵电路，其特征在于，每级所述充电单元的一端与对应匹配的PMOS管的输入极相耦接，另一端间隔地与第一时钟信号或第二时钟信号耦接，所述间隔地表示奇数级充电单元的另一端与第一时钟信号相耦接，偶数级充电单元的另一端与第二时钟信号相耦接。

3.如权利要求2所述的电荷泵电路，其特征在于，所述第一时钟信号与所述第二时钟信号互为反相信号，所述第一时钟信号和所述第二时钟信号的电压峰值与所述传输电压的提升值相同。

4.如权利要求3所述的电荷泵电路，其特征在于，每级充电单元包括一个充电电容，或多个充电电容的并联组合，或多个充电电容的串联组合，或多个充电电容的串并联组合。

5.如权利要求1所述的电荷泵电路，其特征在于，每级所述子传输单元包括第一输入端、第二输入端、第三输入端和输出端；第一级子传输单元的所述第一输入端与开关单元中所述首个PMOS管的输入极、以及所述第一NMOS管的输出极相耦接，所述第二输入端与开关单元中所述首个PMOS管的输出极相耦接，所述第三输入端与第二时钟信号相耦接，所述输出端与开关单元中所述第一NMOS管的栅极、以及所述首个PMOS管的栅极相耦接；其它级所述子传输单元的所述第一输入端与开关单元中所述匹配的PMOS管的输入极相耦接，所述第二输入端与开关单元中所述匹配的PMOS管的输出极相耦接，所述第三输入端与前一级子传输单元的第一输入端相耦接，所述输出端与开关单元中所述匹配的PMOS管的栅极相耦接。

6.如权利要求5所述的电荷泵电路，其特征在于，所述子传输单元至少包括NMOS管和PMOS管；其中，所述PMOS管的栅极与所述NMOS管的栅极相耦接，作为所述子传输单元的第一输入端；所述PMOS管的衬底极与其输入极相耦接，作为所述子传输单元的第二输入端；所述NMOS管的输入极作为所述子传输单元的第三输入端；所述NMOS管的输出极与所述PMOS管的输出极相耦接，作为所述子传输单元的输出端；所述NMOS管的衬底极接地。

7.如权利要求1所述的电荷泵电路，其特征在于，所述开关单元还包括衬底偏置单元，每个衬底偏置单元依次与所述开关单元中的PMOS管一一对应匹配，避免所述匹配的PMOS管存在漏电流。

8.如权利要求7所述的电荷泵电路，其特征在于，所述衬底偏置单元包括偏置PMOS管，所述偏置PMOS管的栅极与开关单元中所述匹配的PMOS管的输入极相耦接；所述偏置PMOS管的输入极、衬底极与开关单元中所述匹配的PMOS管的衬底极相耦接；所述偏置PMOS管的输出极与开关单元中所述匹配的PMOS管的输出极相耦接。

9.如权利要求7所述的电荷泵电路，其特征在于，所述衬底偏置单元包括第一偏置PMOS管和第二偏置PMOS管，其中所述第一偏置PMOS管的栅极、第二偏置PMOS管的输出极与开关单元中所述匹配的PMOS管的输出极相耦接，第一偏置PMOS管的衬底极和输入极、第二偏置PMOS管的衬底极和输入极与开关单元中所述匹配的PMOS管的衬底极相耦接，第一偏置PMOS管的输出极、第二偏置PMOS管的栅极与开关单元中所述匹配的PMOS管的输入极相耦接。

10.如权利要求1所述的电荷泵电路，其特征在于，还包括储能单元，所述储能单元旁接于所述电荷泵电路的输出端，稳定地提供输出电压。

11.如权利要求10所述的电荷泵电路，其特征在于，所述储能单元包括一个接地电容，或多个接地电容的并联组合，或多个电容的串联组合，所述串联的电容的一端接地，或多个接地电容的串并联组合。

12.如权利要求11所述的电荷泵电路，其特征在于，所述储能单元还包括与所述电容或电容组合并联耦接的匹配电阻。

13.如权利要求1所述的电荷泵电路，其中，所述MOS管的输入极是MOS管的源极，且所述MOS管的输出极是MOS管的漏极，或者所述MOS管的输入极是MOS管的漏极，且所述MOS管的输出极是MOS管的源极。

14.一种电荷泵电路，其特征在于，包括：

开关单元，实现电荷从电荷泵输入端到电荷泵输出端的传输，包括第一NMOS管和一个PMOS管，所述PMOS管在n型半导体衬底的n阱中形成，所述n阱中的电压可调，保持衬源电压为零，所述第一NMOS管的输出极与所述PMOS管的输入极耦接，所述第一NMOS管的输入极为所述电荷泵电路的输入端，所述PMOS管的输出极为所述电荷泵电路的输出端；

传输单元，控制开关单元中第一NMOS管和所述PMOS管的导通或截止；充电单元，存储电荷，以提升传输电压。

15.如权利要求14所述的电荷泵电路，其特征在于，所述充电单元的一端与对应匹配的PMOS管的输入极相耦接，另一端与第一时钟信号耦接。

16.如权利要求14所述的电荷泵电路，其特征在于，所述传输单元包括第一输入端、第二输入端、第三输入端和输出端；所述第一输入端与开关单元中所述PMOS管的输入极、以及所述第一NMOS管的输出极相耦接，所述第二输入端与开关单元中所述PMOS管的输出极相耦接，所述第三输入端与第二时钟信号相耦接，所述输出端与开关单元中所述第一NMOS管的栅极、以及所述PMOS管的栅极相耦接。

17.如权利要求14所述的电荷泵电路，其特征在于，所述开关单元还包括衬底偏置单元，所述衬底偏置单元与所述开关单元中的PMOS管匹配，避免所述匹配的PMOS管存在漏电流。

18.如权利要求17所述的电荷泵电路，其特征在于，还包括储能单元，所述储能单元旁接于所述电荷泵电路的输出端，稳定地提供输出电压。

说明书

电荷泵电路

技术领域

[0001] 本发明涉及电荷泵电路。

背景技术

[0002] 随着半导体工艺的不断进步，器件尺寸越来越小，芯片集成度越来越高。根据按比例缩小理论，芯片的电源电压VDD也随着工艺不断降低。但是出于系统需求或者提高电路性能的需要，芯片内部仍会存在高压电路或高压器件。为了便于集成，一般是以电荷泵电路来将电源电压抬升到内部所需高压再供给相应电路使用。

[0003] 参考图1，图中所示为四级Dickson结构的电荷泵电路，它是由五级NMOS管M1、M2、M3、M4和M5、四级充电电容C1、C2、C3和C4以及一个存储电容Cf组成。其中，所述每一级NMOS管的栅极分别与其漏极相耦接；所述每一级NMOS管的输出极与一级充电电容的一端，以及下一级NMOS管的输入极相耦接，其中，第一级NMOS管M1的输入极与输入电压VDD耦接，最后一级NMOS管的输出极与存储电容Cf耦接。奇数级充电电容的另一端耦接第一时钟信号CLK，偶数级充电电容的另一端耦接第二时钟信号CLKB。所述存储电容Cf的另一端接地。

[0004] 参考图2，图2为第一时钟信号CLK和第二时钟信号CLKB随时间的变化图，第一时钟信号CLK和第二时钟信号CLKB提供波形为方形、值在0和VDD两者之间的电压信号，且第一时钟信号CLK和第二时钟信号CLKB互为反相信号。当第一时钟信号CLK为VDD时，第二时钟信号CLKB为0V；而当第一时钟信号CLK为0时，第二时钟信号CLKB为VDD。

[0005] 参考图1，当第一时钟信号即CLK为0时，充电电容C1两端的初始电压差为0。此时，M1管导通，因此输入电压VDD对充电电容C1进行充电，直至充电电容C1两端的电压为VDD。当第一时钟信号CLK为VDD时，由于充电电容C1两端的电压差保持稳定，故充电电容C1另一端的电压升为VDD的两倍。以此类推，电压每经过一级包含一级NMOS管和一级充电电容的电荷泵时，都能得到VDD的提升。最后，通过存储电容Cf，稳定地提供输出电压Vout，输出电压Vout在输入电压的基础上增加了VDD的四倍。

[0006] 在上述电路中，每一级栅极与源极相连的NMOS管都会产生一个阈值电压的损耗，这会降低电荷泵电路的电压增益，从而降低电荷泵电路的传输效率，进而使电路面积增加。而且，随着VDD不断地变小，每一级传输单元可能会导通不充分，从而影响到电荷泵提升电压的效率。

[0007] 另外，阈值电压还与衬源电压有关，由于每一级NMOS管的输出电压与前几级的输出电压不同，从而每一级传输单元的阈值电压也不相同，即使所述每一级NMOS管导通所要求的最低栅源电压不同，导致尽管处于前几级的NMOS管能够导通地比较彻底，然而随着级数的增长，NMOS管将会导通地越来越不充分；严重时，甚至会出现传输单元中的NMOS管不能导通的情况，从而影响整个电路正常工作。

[0008] 现有技术公开了另一种改进型Dickson电荷泵电路。如图3所示，该电荷泵是由(m+1)级传输单元(其中m≥1)、m级充电单元和储能单元Cf组成的。

[0009] 以第一级传输单元为例，所述第一级传输单元包括3个PMOS管QT1、QS1和QD1，其中，第一PMOS管QT1的栅极、漏极与第二PMOS管QS1的栅极以及第三PMOS管QD1的漏极相耦接；第一PMOS管QT1的源极与第二PMOS管QS1的源极以及第三PMOS管QD1的栅极相耦接；第一PMOS管QT1的衬底极与第二PMOS管QS1的衬底极、漏极以及第三PMOS管QD1的衬底极、漏极相耦接。

[0010] 除了第一级和最后一级的传输单元，其它任一级传输单元的第一PMOS管的栅极和漏极作为该传输单元的输出，与充电单元的一端和下一级传输单元的第一PMOS管的源极相耦接；第一级传输单元中的第一PMOS管QT1的源端耦接输入电压VDD；最后一级传输单元中的第一PMOS管的栅极和漏极作为最后一级传输单元的输出与储能单元Cf的一端耦接。所述充电单元和储能单元Cf是由电容组成的。奇数级的充电单元的另一端与第一时钟信号CLK相耦接，偶数级的充电单元的另一端与第二时钟信号CLKB相耦接。

[0011] 这种改进型的Dickson电荷泵电路通过在衬底极耦接两个偏置PMOS管，使衬源电压基本稳定，从而避免出现阈值电压过大而使MOS管无法导通的现象。但是，这种结构在输入VDD电压比较低的条件下无法保证所有的传输单元中的PMOS管充分导通，每一级提升电压的效率仍然不高。而较低的传输效率将导致对更多级数电路的要求，从而导致电路处理速度减慢、噪声增大以及芯片面积增加。

发明内容

[0012] 本发明所要解决的问题是使电荷泵电路在被施加一个较低的输入电压时仍能保证电路正常工作，并且具有较高的传输效率。

[0013] 本发明的一个方面提供了一种电荷泵电路，包括：

[0014] 开关单元，适于实现电荷从电荷泵输入端到电荷泵输出端的传输，包括第一NMOS管和至少二个PMOS管，各个PMOS管串联耦接，所述第一NMOS管的输出极与首个PMOS管的输入极耦接，所述第一NMOS管的输入极为所述电荷泵电路的输入端，所述末个PMOS管的输出极为所述电荷泵电路的输出端；

[0015] 传输单元，适于控制开关单元中MOS管导通或截止，包括至少二级子传输单元，每级所述子传输单元串联耦接，其中第一级子传输单元适于控制开关单元中第一NMOS管和首个PMOS管的导通或截止，其它级所述子传输单元依次与开关单元中的其它所述PMOS管一一对应匹配，控制所述匹配PMOS管的导通或截止；

[0016] 至少二级充电单元，适于存储电荷，以提升传输电压，每级所述充电单元与开关单元中的所述PMOS管一一对应匹配。可选的，每级所述充电单元的一端与对应匹配的PMOS管的输入极相耦接，另一端间隔地与第一时钟信号或第二时钟信号耦接。

[0017] 可选的，所述第一时钟信号与所述第二时钟信号互为反相信号，所述第一时钟信号和所述第二时钟信号的电压峰值与所述传输电压的提升值相同。

[0018] 可选的，所述充电单元中，奇数级充电单元的另一端与第一时钟信号相耦接；偶数级充电单元的另一端与第二时钟信号相耦接。

[0019] 可选的，每级充电单元包括一个充电电容，或多个充电电容的并联组合，或多个充电电容的串联组合，或多个充电电容的串并联组合。

[0020] 可选的，每级所述子传输单元包括第一输入端、第二输入端、第三输入端和输出端；第一级子传输单元的所述第一输入端与开关单元中所述首个PMOS管的输入极、以及所述第一NMOS管的输出极相耦接，所述第二输入端与开关单元中所述首个PMOS管的输出极相耦接，所述第三输入端与第二时钟信号相耦接，所述输出端与开关单元中所述第一NMOS管的栅极、以及所述首个PMOS管的栅极相耦接；其它级所述子传输单元的所述第一输入端与开关单元中所述匹配的PMOS管的输入极相耦接，所述第二输入端与开关单元中所述匹配的PMOS管的输出极相耦接，所述第三输入端与前一级子传输单元的第一输入端相耦接，所述输出端与开关单元中所述匹配的PMOS管的栅极相耦接。

[0021] 可选的，所述子传输单元至少包括NMOS管和PMOS管；其中，所述PMOS管的栅极与所述NMOS管的栅极相耦接，作为所述子传输单元的第一输入端；所述PMOS管的衬底极与其输入极相耦接，作为所述子传输单元的第二输入端；所述NMOS管的输入极作为所述子传输单元的第三输入端；所述NMOS管的输出极与所述PMOS管的输出极相耦接，作为所述子传输单元的输出端；所述NMOS管的衬底极接地。

[0022] 可选的，所述开关单元还包括衬底偏置单元，每个衬底偏置单元依次与所述开关单元中的PMOS管一一对应匹配，适于避免所述匹配的PMOS管存在漏电流。

[0023] 可选的，所述衬底偏置单元包括偏置PMOS管，所述偏置PMOS管的栅极与开关单元中所述匹配的PMOS管的输入极相耦接；所述偏置PMOS管的输入极、衬底极与开关单元中所述匹配的PMOS管的衬底极相耦接；所述偏置PMOS管的输出极与开关单元中所述匹配的PMOS管的输出极相耦接。

[0024] 可选的，所述衬底偏置单元包括第一偏置PMOS管和第二偏置PMOS管，其中所述第一偏置PMOS管的栅极、第二偏置PMOS管的输出极与开关单元中所述匹配的PMOS管的输出极相耦接，第一偏置PMOS管的衬底极和输入极、第二偏置PMOS管的衬底极和输入极与开关单元中所述匹配的PMOS管的衬底极相耦接，第一偏置PMOS管的输出极、第二偏置PMOS管的栅极与开关单元中所述匹配的PMOS管的输入极相耦接。可选的，还包括储能单元，所述储能单元旁接于所述电荷泵电路的输出端，适于稳定地提供输出电压。

[0025] 可选的，所述储能单元包括一个接地电容，或多个接地电容的并联组合，或多个电容的串联组合，所述串联的电容的一端接地，或多个接地电容的串并联组合。

[0026] 可选的，所述储能单元还包括与所述电容或电容组合并联耦接的匹配电阻。

[0027] 可选的，所述MOS管的输入极是MOS管的源极，且所述MOS管的输出极是MOS管的漏极，或者所述MOS管的输入极是MOS管的漏极，且所述MOS管的输出极是MOS管的源极。

[0028] 本发明还提供一种电荷泵电路，包括：

[0029] 开关单元，适于实现电荷从电荷泵输入端到电荷泵输出端的传输，包括第一NMOS管和一个PMOS管，所述第一NMOS管的输出极与所述PMOS管的输入极耦接，所述第一NMOS管的输入极为所述电荷泵电路的输入端，所述PMOS管的输出极为所述电荷泵电路的输出端；

[0030] 传输单元，适于控制开关单元中第一NMOS管和所述PMOS管的导通或截止；

[0031] 充电单元，适于存储电荷，以提升传输电压。

[0032] 可选的，所述充电单元的一端与对应匹配的PMOS管的输入极相耦接，另一端间隔地与第一时钟信号耦接。

[0033] 可选的，所述传输单元包括第一输入端、第二输入端、第三输入端和输出端；所述第一输入端与开关单元中所述PMOS管的输入极、以及所述第一NMOS管的输出极相耦接，所述第二输入端与开关单元中所述PMOS管的输出极相耦接，所述第三输入端与第二时钟信号相耦接，所述输出端与开关单元中所述第一NMOS管的栅极、以及所述PMOS管的栅极相耦接。

[0034] 可选的，所述开关单元还包括衬底偏置单元，所述衬底偏置单元与所述开关单元中的PMOS管匹配，适于避免所述匹配的PMOS管存在漏电流。

[0035] 可选的，还包括储能单元，所述储能单元旁接于所述电荷泵电路的输出端，适于稳定地提供输出电压。

[0036] 与现有技术相比，本发明的实施方式中，采用第一NMOS管和至少一个PMOS管作为传输过程中的开关单元，能够有效地解决全NMOS管电路中由于体效应所引起的NMOS管阈值电压增加，从而导致电路传输效率降低甚至无法工作的问题；并且可以保证各MOS管具有较高的导通电压，例如为所输入电压VDD的两倍，从而当输入电压VDD较小时，电路仍能保持正常工作。

附图说明

[0037] 图1是现有技术公开的一种电荷泵电路的示意图；

[0038] 图2是时钟电压随时间变化的示意图；

[0039] 图3是现有技术公开的另一种电荷泵电路的示意图；

[0040] 图4至图7是本发明的实施方式提供的电荷泵电路的多个实施例的示意图；

[0041] 图8是本发明的实施方式提供的电荷泵电路与其他现有技术的传输效果比较图。

具体实施方式

[0042] 本发明的实施方式提供了一种电荷泵电路，其中，在开关单元中采用了第一NMOS管和至少一个PMOS管的组合，在传输单元中采用了至少一级与开关单元中的MOS管一一对应匹配的子传输单元，控制开关单元中MOS管导通或截止。本发明实施方式提供的电荷泵电路保证了开关单元中的每个MOS管的导通电压都为VDD的两倍，解决了当开关单元全部采用NMOS管时，容易随着电荷泵级数的增加而使NMOS管导通的阈值电压提升进而影响电路工作的问题，也避免了当开关单元全部采用PMOS管时，无法实现所有PMOS管都具有较高的导通电压，例如输入电压的两倍，从而可能出现当输入电压很小时无法导通的情况。

[0043] 本发明的实施方式提供了一种电荷泵电路，包括：

[0044] 开关单元，适于实现电荷从电荷泵输入端到电荷泵输出端的传输，包括第一NMOS管和至少二个PMOS管，各个PMOS管串联耦接，所述第一NMOS管的输出极与首个PMOS管的输入极耦接，所述第一NMOS管的输入极为所述电荷泵电路的输入端，所述末个PMOS管的输出极为所述开关电路的输出端；

[0045] 传输单元，适于控制开关单元中MOS管导通或截止，包括至少二级子传输单元，每级所述子传输单元串联耦接，其中第一级子传输单元适于控制开关单元中第一NMOS管和首个PMOS管的导通或截止，其它级所述子传输单元依次与开关单元中的其它所述PMOS管一一对应匹配，控制所述匹配PMOS管的导通或截止；

[0046] 至少二级充电单元，适于存储电荷，以提升传输电压，每级所述充电单元与开关单元中的所述PMOS管一一对应匹配。

[0047] 具体地来说，每级所述充电单元的一端与对应匹配的开关单元中所述PMOS管的输入极相耦接，另一端间隔地与第一时钟信号或第二时钟信号耦接。

[0048] 其中，奇数级的充电单元，例如，第一级充电单元、第三级充电单元、第五级充电单元等，其另一端与第一时钟信号相耦接；偶数级的充电单元，例如，第二级充电单元、第四级充电单元、第六级充电单元等，其另一端与第二时钟信号相耦接。

[0049] 其中，每级充电单元包括一个充电电容，或多个充电电容的并联组合，或多个充电电容的串联组合，或多个充电电容的串并联组合。

[0050] 具体地来说，每级所述子传输单元包括第一输入端、第二输入端、第三输入端和输出端；

[0051] 其中，所述第一级子传输单元的所述第一输入端与开关单元中首个PMOS管的输入极、以及所述第一NMOS管的输出极相耦接，所述第二输入端与开关单元中首个PMOS管的输出极相耦接，所述第三输入端与第二时钟信号相耦接，所述输出端与开关单元中所述第一NMOS管的栅极、以及所述首个PMOS管的栅极相耦接；

[0052] 其中，其它级子传输单元的所述第一输入端与开关单元中所述匹配的PMOS管的输入极相耦接，所述第二输入端与开关单元中所述匹配的PMOS管的输出极相耦接，所述第三输入端与前一级子传输单元的第一输入端相耦接，所述输出端与开关单元中所述匹配的PMOS管的栅极相耦接。

[0053] 具体地来说：所述每级子传输单元至少包括一个NMOS管和一个PMOS管。其中，所述PMOS管的栅极与所述NMOS管的栅极相耦接，作为所述子传输单元的第一输入端；所述PMOS管的衬底极与其输入极相耦接，作为所述子传输单元的第二输入端；所述NMOS管的输入极作为所述子传输单元的第三输入端；所述NMOS管的输出极与所述PMOS管的输出极相耦接，作为所述子传输单元的输出端；所述NMOS管的衬底极接地。

[0054] 本发明的实施方式还提供了一种电荷泵电路，包括：

[0055] 开关单元，适于实现电荷从电荷泵输入端到电荷泵输出端的传输，包括第一NMOS管和一个PMOS管，所述第一NMOS管的输出极与所述PMOS管的输入极耦接，所述第一NMOS管的输入极为所述电荷泵电路的输入端，所述PMOS管的输出极为所述电荷泵电路的输出端；

[0056] 传输单元，适于控制开关单元中第一NMOS管和所述PMOS管的导通或截止；

[0057] 充电单元，适于存储电荷，以提升传输电压。

[0058] 具体来说，所述充电单元的一端与对应匹配的PMOS管的输入极相耦接，另一端间隔地与第一时钟信号耦接。充电单元可包括一个充电电容，或多个充电电容的并联组合，或多个充电电容的串联组合，或多个充电电容的串并联组合。

[0059] 具体来说，传输单元可包括第一输入端、第二输入端、第三输入端和输出端；其中，第一输入端与开关单元中PMOS管的输入极、以及第一NMOS管的输出极相耦接，第二输入端与开关单元中PMOS管的输出极相耦接，第三输入端与第二时钟信号相耦接，输出端与开关单元中第一NMOS管的栅极、以及PMOS管的栅极相耦接。

[0060] 其中，传输单元至少包括NMOS管和PMOS管。传输单元中，PMOS管的栅极与NMOS管的栅极相耦接，作为该传输单元的第一输入端；PMOS管的衬底极与其输入极相耦接，作为该传输单元的第二输入端；NMOS管的输入极作为该传输单元的第三输入端；NMOS管的输出极与PMOS管的输出极相耦接，作为该传输单元的输出端；NMOS管的衬底极接地。

[0061] 上述第一时钟信号和第二时钟信号互为反相信号，第一时钟信号和第二时钟信号的电压峰值与所述传输电压的提升值相同。

[0062] 上述所有MOS管的所述输入极可以是其源极或漏极，所述输出极可以是其漏极或源极。

[0063] 下面结合附图和实施例对本发明具体实施方式做详细的说明。

[0064] 实施例1

[0065] 参考图4，本发明具体实施例中提供了一种电荷泵电路，包括：开关单元401，包括第一NMOS管TN0，m个PMOS管TPi(其中1≤i≤m，m≥1)；m级充电单元，每级充电单元中包括一个充电电容Ci；包括m级子传输单元的传输单元，每级子传输单元中包括一个NMOS管和一个PMOS管。

[0066] 在开关单元401中，每个PMOS管的输出极与下一个PMOS管的输入极耦接，每个PMOS管的衬底极和输出极耦接，第一NMOS管的输出极与首个PMOS管TP1的输入极串联耦接。

[0067] 在每级子传输单元中，以第一级子传输单元403为例，NMOS管SN1的栅极和PMOS管SP1的栅极相耦接，作为该子传输单元403的第一输入端；PMOS管SP1的衬底极和输入极相耦接，作为该子传输单元403的第二输入端；NMOS管SN1的输入极作为该子传输单元403的第三输入端；PMOS管SP1的输出极与NMOS管SN1的输出极相耦接，作为该子传输单元403的输出端。

[0068] 在第一级子传输单元403中，第一输入端与开关单元401中第一NMOS管TN0的输出极、首个PMOS管TP1的输入极以及第一级充电单元402的一端相耦接(结点A)；第一级子传输单元403的第二输入端与开关单元401中首个PMOS管TP1的输出极和衬底极相耦接(结点B)；第一级子传输单元403的第三输入端与第二时钟信号CLKB相耦接；第一级子传输单元403的输出端与开关单元401中第一NMOS管TN0的栅极、以及首个PMOS管TP1的栅极相耦接(结点E)。

[0069] 第一级充电单元402中充电电容C1的一端与开关单元401中第一NMOS管TN0的输出极、首个PMOS管的输入极以及第一级子传输单元403的第一输入端相耦接；第一级充电单元中充电电容C1的另一端与第一时钟信号CLK相耦接。

[0070] 其中，第一时钟信号CLK与第二时钟信号CLKB可为方波的反相电压信号，参考图2，第一时钟信号CLK与第二时钟信号CLKB具有峰值电压为VDD，VDD为该电荷泵电路正常工作时的输入电压。

[0071] 参考图4，本实施例中，在稳定工作条件下，当第一时钟信号CLK为0，第二时钟电信号CLKB为VDD时，理想条件下，由于充电电容C1具有电压差VDD，结点A的电压值为VDD，结点B的电压值为VDD的三倍。第一级子传输单元403中的NMOS管SN1和PMOS管SP1构成反相器，此时NMOS管SN1截止，PMOS管SP1导通，从而使结点E具有与结点B相同的电压值，也为VDD的三倍。由此，开关单元401中第一NMOS管TN0栅极与TN0输入极电压差为2VDD，当2VDD大于TN0导通的阈值电压VTN0时，第一NMOS管TN0导通，电荷从第一NMOS管TN0的输入极传输到了结点A处，使结点A具有与第一NMOS管TN0的输入极处相同的电压值VDD。此时，由于结点E处电压值为VDD的三倍，首个PMOS管TP1截止。TP1处于截止状态，避免了电流回传，影响传输。

[0072] 当第一时钟信号CLK为VDD，第二时钟信号CLKB为0时，充电电容C1保持VDD的电压差，充电电容C2保持VDD的两倍的电压差，使结点A具有电压值为VDD的两倍，而结点B的电压值变为VDD的两倍。此时，第一级子传输单元403中的PMOS管SP1截止，而NMOS管SN1导通，使结点E具有与第二时钟信号CLKB相同的电压值。因而，开关单元401中第一NMOS管TN0截止，首个PMOS管TP1导通，电荷又从结点A传输到了结点B，从而使结点B具有和结点A相同的电压值。

[0073] 其后依次串联耦接的每个PMOS管，其工作过程和首个PMOS管相似。类似地，通过每级子传输单元所提供的电压值，可打开开关单元中所对应匹配的PMOS管，而每经过开关单元中一个PMOS管对电荷的传输，以及所匹配的充电电容的作用，所输出的电压将会提升一个VDD。因此，电源电压VDD从开关单元401中第一NMOS管TN0的输入极输入，传输到最后一个PMOS管TPm输出极输出时，如果开关单元具有m个PMOS管，那么电压将提升至(m+1)个VDD。另外，由于随着时钟信号，每一级子传输单元提供给开关单元401中所对应匹配的PMOS管不同的电压值，使得所匹配的PMOS管依次打开，从而使电荷只能顺一个方向进行传输。

[0074] 上述在MOS管导通或截止的过程中，为了简便，对结点电压值的分析中，忽略了MOS管导通的阈值电压。事实上，在实际工作过程中，当开关单元401中第一NMOS管TN0导通时，结点A的电压值实际为第一NMOS管TN0的输入极处的电压值与TN0导通的阈值电压VTN0的差值，即VDD-VTN0。当第一NMOS管TN0截止并且首个PMOS管TP1导通时，结点B的电压值实际为此时结点A的电压值与TP1导通的阈值电压VTP1的差值，即(2*VDD-VTN0-VTP1)。类似地，当输入电压VDD从开关单元401中第一NMOS管TN0的输入极输入，传输到最后一个PMOS管TPm的输出极输出时，那么实际上，输出电压将为 其
中，VTN0为TN0的阈值电压，VTP1为TPi的阈值电压。

[0075] 需要说明的是，在实际工作中，每一级子传输单元适于提供使开关单元中匹配的PMOS管打开的开启电压，但是由于MOS管中寄生电容等影响，所提供的开启电压并非完全的两倍VDD值。例如当第一级传输单元中NMOS管SN1截止且PMOS管SP1导通时，结点E的电压值实际上为结点B的电压值与ΔV的差值，所述ΔV的大小由寄生元件的参数所决定。但是，通常情况下，ΔV很小，并不对管子的导通构成影响，因此在本申请文件中，认为导通电压是VDD的两倍。

[0076] 本发明实施例中，通过采用了一个NMOS管TN0和多个PMOS管的串联组合作为开关单元，保证了每个MOS管的导通电压都为VDD的两倍，使每个MOS管都能充分导通，从而保证了电荷泵电路的正常工作。

[0077] 具体地来说，开关单元首先采用了第一NMOS管，保证了在输入电压较低的情况下，NMOS管能够充分导通，电路能够正常工作。接着，开关单元中又采用了与第一NMOS管串联耦接的多个PMOS管；由于PMOS管是在P型半导体衬底的n阱中形成的，而阱中的电压是可调的，故而可以保持PMOS管的衬源电压为零，即VDS＝0，进一步地，也就是说其导通时的阈值电压不会随着级数的增加而增加。因此，本发明实施例的电路结构，使开关单元中第一NMOS管以及每个PMOS管的导通电压都为VDD的两倍，这样，即使在VDD很低时，也能保证各个MOS管充分导通，从而保证电路正常工作。

[0078] 进一步地，本发明实施例中，各子传输单元中每个MOS管的导通电压也为VDD的两倍，有效地保证了整个电路的稳定工作。

[0079] 在本发明另一种实施方式中，所述开关单元还可包括多个衬底偏置单元，每个所述衬底偏置单元依次与开关单元中一个PMOS管一一对应匹配，适于避免所匹配的PMOS管存在漏电流。

[0080] 在一种具体实施例中，每个所述衬底偏置单元可包括第一偏置PMOS管和第二偏置PMOS管，所述第一偏置PMOS管和第二偏置PMOS管相互耦合，每个所述衬底偏置单元依次与开关单元中一个PMOS管一一对应匹配

[0081] 参考图5，以第一个衬底偏置单元504为例。具体地来说，第一个衬底偏置单元504包括第一偏置PMOS管QP1、第二偏置PMOS管QP2，所述第一偏置PMOS管QP1的栅极、所述第二偏置PMOS管QP2的输出极与开关单元501中首个PMOS管TP1的输出极相耦接，所述第二偏置PMOS管QP2的栅极、所述第一偏置PMOS管QP1的输入极与开关单元501中首个PMOS管TP1的输入极相耦接，所述第一偏置PMOS管QP1的衬底极、输出极、以及所述第二偏置PMOS管QP2的衬底极、输入极与开关单元501中首个PMOS管TP1的衬底极相耦接。

[0082] 在第一时钟信号CLK为0，第二时钟信号CLKB为VDD时，图5中A点的电压值为VDD，B点的电压值为VDD的三倍，第一个衬底偏置单元504中的第一偏置PMOS管QP1截止，第二偏置PMOS管QP2导通，因此，开关单元501中首个PMOS管TP1在截止状态下，TP1的衬底电压值比B点高出使第一偏置PMOS管QP1导通的阈值电压VQP1。而当第一时钟信号CLK为VDD，第二时钟信号CLKB为0时，A点的电压值为VDD的两倍，B点的电压值是VDD的两倍。这时，第一个衬底偏置单元504中的第一偏置PMOS管QP1与第二偏置PMOS管QP2都处于截止状态，因此，开关单元501中首个PMOS管TP1在导通状态下时，TP1的衬底电位比A点高出使第一偏置PMOS管QP1导通的阈值电压VQP1。也就是说，开关单元501中首个PMOS管TP1无论是在截止状态或者是在导通状态下，其衬底电位总是比输入极电位高，从而避免了TP1产生漏电流，影响电路的传输效率。

[0083] 其它每个依次与开关单元中PMOS管一一对应匹配的衬底偏置单元的工作过程相似，因此，所述衬底偏置单元能够避免PMOS管的源漏极和衬底之间产生漏电流，提高电路的传输效率。

[0084] 在另一种具体实施例中，每个所述衬底偏置单元可包括一个偏置PMOS管。参考图6，第一个衬底偏置单元604包括偏置PMOS管BP1，所述偏置PMOS管BP1与开关单元601中首个PMOS管TP1相匹配。其中，所述偏置PMOS管BP1的栅极与开关单元中首个PMOS管TP1的输入极相耦接，所述偏置PMOS管BP1的衬底极、输入极与TP1的衬底极相耦接，所述偏置PMOS管BP1的输出极与TP1的输出极耦接。

[0085] 当A点的电位为VDD而B点的电位为VDD的三倍时，第一级衬底偏置单元604中的偏置PMOS管BP1导通，开关单元601中首个PMOS管TP1的衬底电压被偏置为VDD的三倍；当A点的电位为VDD的两倍而B点的电位也为VDD的两倍时，第一级衬底偏置单元604中的偏置PMOS管BP1由导通转为截止，从而可使得开关单元601中首个PMOS管TP1在截止或导通状态下，TP1的衬底电位对应地比B点或A点都高出一个使偏置PMOS管BP1导通的阈值电压VBP1。因此，开关单元601中首个PMOS管TP1的衬底电压值一直保持高电位，从而避免TP1的源漏极和衬底之间产生漏电流。类似地，每个衬底偏置单元的工作过程相似，从而避免了开关单元中相匹配的PMOS管的源漏极和衬底之间产生漏电流，影响传输效率。

[0086] 在本发明另一种实施方式中，还包括储能单元，所述储能单元旁接于所述电荷泵电路的输出端，适于稳定地提供输出电压。

[0087] 具体地来说，参考图7，所述的储能单元730可包括一个接地电容Rf，进一步地，所述的储能单元还可包括与电容Rf并联耦接的匹配电阻Cf。在其它的具体实施方式中，储能单元还可包括多个接地电容的并联组合，或多个电容的串联组合，其中，所述串联的电容的一端接地，或多个接地电容的串并联组合，以及与这些电容组合并联耦接的匹配电阻，或匹配电阻的串并联组合。所述储能单元的电路为本领域技术人员所熟知的，在此不再赘述。

[0088] 相比于现有技术，在本发明实施方式的电路结构中，开关单元中采用了第一NMOS管和至少一个PMOS管的组合。一方面，采用第一NMOS管，解决了当VDD较小时，在电路输入端处可能会出现PMOS管无法导通，从而使电路无法工作的问题；另一方面，由于PMOS管是在P型半导体衬底的n阱中形成的，因而可以通过调整阱中的电压，使PMOS管的衬源电压为零，保证其导通的阈值电压不会随着电荷泵的级数而增加，进而保证电荷的正常传输，从而解决了由于随着电荷泵级数增加，NMOS管的阈值电压有可能与VDD相当，甚至影响电路的正常导通的问题。因此，本发明采用一个NMOS管与至少一个PMOS管相结合，能够保证电路中的MOS管的导通电压为VDD的两倍，并且解决由于体效应所引起的阈值电压增加的问题。

[0089] 另外，在本发明实施方式的电路结构中，如图6所示，由于每一级子传输单元，采用了以反相器结构来控制开关电路中所匹配的MOS管，例如由第一级子传输单元603中的NMOS管SN1和PMOS管SP1组成的反相器结构来控制开关电路601的第一NMOS管TN0以及首个PMOS管TP1，或者由第二级子传输单元605中的NMOS管SN2和PMOS管SP2组成的反相器结构来控制开关电路601的PMOS管TP2，使得在通过开关单元601中每一个MOS管进行传输时，没有阈值电压的损耗，从而使电荷泵电路的效率大大提高。而且，对于每一级子传输单元中的MOS管而言，其导通电压也为VDD的两倍。

[0090] 因而，本发明实施方式所提供的电荷泵电路在正常工作中，可以保证各MOS管具有较高的导通电压，这样的话，即使在VDD较小时，例如在提供给芯片的较低的电源电压时，各MOS管仍能较好地导通，从而保证整个电路的正常工作，以及较高的传输效率。

[0091] 如图8所示，图中给出了将本发明实施方式与多个现有技术电荷泵电路的输出进行比较的结果图。现有技术1的电路参考图3，现有技术3为Dickson电路，现有技术2的电路中，开关单元全部由PMOS管组成，其它部分参考图7，与本发明实施方式类似。

[0092] 仿真过程中，仿真时间为50微秒，以50微秒时钟间隔读取每个电路的输出值，其中各电路中采用尺寸相同的MOS管子，具有相同电容值的电容，相同的时钟信号以及相同大小的电源电压VDD。

[0093] 参考图8，在输入的电源电压VDD为1V时，可以很明显地看到，现有技术1、现有技术2和现有技术3都无法有效地提升电压。另外，尽管现有技术2在输入电压较大的时候，例如大于1.2V以上时，表现出较好的提升电压的效果，但是当VDD小于1.2V之后其提升电压的效果开始迅速变差，而本发明在输入电压下降至0.8V左右时，仍然能保持较好的效果。可见，本发明的电荷泵电路相较于其他现有技术，表现出了极佳的提升电压的能力，充分体现了本发明电荷泵电路能够在低电源电压的条件下很好地工作。

[0094] 虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。