一种输出缓冲器，包括一第一差动输入级、一主输出级以及一次输出级。第一差动输入级经由第一与第二输入端分别接收一第一输入信号与一第二输入信号。主输出级包括第一与第二输出级，其中第一输出级根据第一与第二输入信号提供至少一第一电平电压，而受控于第一电平电压的第二输出级则驱动输出缓冲器的输出端至一目标电平。上述比较器用以比较在第一差动输入级中所感应产生的电流，并藉此产生一控制电压。上述受控于控制电压的第三输出级则将输出缓冲器的输出端驱动至上述目标电平。
1.一种输出缓冲器，适用于一源极驱动器，该输出缓冲器包括：
一第一差动输入级，具有一第一输入端与一第二输入端，该第一输入端用以接收一第一输入信号，该第二输入端用以接收一第二输入信号，其中该第一差动输入级根据该第一输入信号与该第二输入信号感应产生一第一电流与一第二电流；
一第一输出级，耦接于该第一差动输入级，根据该第一输入信号与该第二输入信号提供至少一第一电平电压；以及一第二输出级，在该第一电平电压的控制下将该输出缓冲器的一输出端驱动至一目标电平，该输出缓冲器的输出端耦接于第一差动输入级的第一端；以及一次输出级，包括：
一比较器，耦接于该第一差动输入级，用以比较该第一电流与该第二电流，并据以产生一控制电压；以及一第三输出级，在该控制电压的控制下将该输出缓冲器的该输出端驱动至该目标电平，其中该第一输出级包括：
一电平调整电路，根据由该第一电流或该第二电流映射而得的一第一电平电流产生第一电平电压；以及一偏压提供电路，根据该第二电流提供一第一偏压电压以控制该电平调整电路，该比较器还包括：一第一比较电路，耦接于该第一差动输入级，用以比较该第一电流与该第二电流，并据以产生一第一控制电压以控制该第三输出级；以及一第二比较电路，耦接于该第一差动输入级，用以比较该第一电流与该第二电流，并据以产生一第二控制电压以控制该第三输出级，其中该第一比较电路与该第二比较电路具有差动驱动能力，且该第一控制电压与该第二控制电压之间具有一电压偏移。
2.如权利要求1所述的输出缓冲器，其中该第一差动输入级包括：
一第一晶体管，该第一晶体管的一栅极为该第一输入端，该第一晶体管的一第一源/漏极感应产生该第一电流，以及该第一晶体管具有一第二源/漏极；
一第二晶体管，该第二晶体管的一栅极为该第二输入端，该第二晶体管的一第一源/漏极感应产生该第二电流，以及该第二晶体管的一第二源/漏极耦接于该第一晶体管的该第二源/漏极；
一第三晶体管，该第三晶体管的一栅极与一第一源/漏极耦接于该第一晶体管的第一源/漏极，该第三晶体管的一第二源/漏极耦接于一第一电压；
一第四晶体管，该第四晶体管的一栅极与一第一源/漏极耦接于该第二晶体管的第一源/漏极，该第四晶体管的一第二源/漏极耦接于该第一电压；以及一第一电流源，耦接于该第一晶体管的该第二源/漏极与一第二电压之间，用以提供一第一偏压电流至该第一差动输入级，其中该第一电流与该第二电流的和近似于该第一偏压电流。
3.如权利要求2所述的输出缓冲器，其中该第一输出级还包括：
一第五晶体管，该第五晶体管的一栅极耦接于该第三晶体管的栅极，该第五晶体管的一第一源/漏极感应产生映射于第一电流的该第一电平电流，该第五晶体管的该第二源/漏极耦接于该第一电压；
一第六晶体管，该第六晶体管的一栅极耦接于该第四晶体管的栅极，该第六晶体管的一第一源/漏极感应产生映射于该第二电流的一第一映射电流，该第六晶体管的一第二源/漏极耦接于该第一电压；以及一第七晶体管，该第七晶体管的一栅极与一第一源/漏极耦接于一第一自偏压晶体管的第二源/漏极，且该第七晶体管的一第二源/漏极耦接于该第二电压；以及一第八晶体管，该第八晶体管的一栅极耦接于该第七晶体管的栅极，该第八晶体管的一第一源/漏极感应产生映射于该第一映射电流的该第一电平电流，且该第八晶体管的一第二源/漏极耦接于该第二电压。
4.如权利要求3所述的输出缓冲器，其中该偏压提供电路包括该第一自偏压晶体管，该第一自偏压晶体管的一栅极与一第一源/漏极耦接于该第六晶体管的第一源/漏极，用以输出该第一偏压电压，该第一自偏压晶体管的一第二源/漏极耦接于该第七晶体管的该第一源/漏极。
5.如权利要求3所述的输出缓冲器，其中该第一比较电路包括：
一第九晶体管，该第九晶体管的一栅极耦接于该第三晶体管的栅极，该第九晶体管的一第一源/漏极输出该第一控制电压，该第九晶体管的一第二源/漏极耦接于该第一电压；
一第十晶体管，该第十晶体管的一栅极耦接于该第七晶体管的栅极，该第十晶体管的一第一源/漏极耦接于该第九晶体管的第一源/漏极，且该第十晶体管的一第二源/漏极耦接于该第二电压。
6.如权利要求3所述的输出缓冲器，其中该第二比较电路包括：
一第十一晶体管，该第十一晶体管的一栅极耦接于该第三晶体管的栅极，该第十一晶体管的一第一源/漏极输出该第二控制电压，且该第十一晶体管的一第二源/漏极耦接于该第一电压；以及一第十二晶体管，该第十二晶体管的一栅极耦接于该第七晶体管的栅极，该第十二晶体管的一第一源/漏极耦接于该第十一晶体管的第一源/漏极，且该第十二晶体管的一第二源/漏极耦接于该第二电压。
7.如权利要求3所述的输出缓冲器，其中该电平调整电路包括：
一第十三晶体管，该第十三晶体管的一栅极耦接于该第一偏压电压，该第十三晶体管的一第一源/漏极耦接于该第五晶体管的第一源/漏极，且该第十三晶体管的一第二源/漏极耦接于该第八晶体管的第一源/漏极，其中该第十三晶体管的该第一源/漏极与该第二源/漏极其中之一输出该第一电平电压。
8.如权利要求7所述的输出缓冲器，其中该第二输出级包括：
一第一输出晶体管，该第一输出晶体管的一栅极耦接于该第十三晶体管的第一源/漏极，该第一输出晶体管的一第一源/漏极耦接于该输出缓冲器的输出端，且该第一输出晶体管的一第二源/漏极耦接于该第一电压；以及一第二输出晶体管，该第二输出晶体管的一栅极耦接于该第十三晶体管的第二源/漏极，该第二输出晶体管的一第一源/漏极耦接于该第一输出晶体管的第一源/漏极，且该第二输出晶体管的一第二源/漏极耦接于该第二电压。
一第二差动输入级，分别经由该第一差动输入级的一第一输入端与一第二输入端接收该第一输入信号与该第二输入信号，其中该第二差动输入级根据该第一输入信号与该第二输入信号分别感应产生一第三电流与一第四电流，该电平调整电路根据映射于该第三电流或该第四电流的该第一电平电流产生该第一电平电压，且该偏压提供电路根据该第四电流提供一第二偏压电压以控制该电平调整电路。
10.如权利要求9所述的输出缓冲器，其中该第二差动输入级包括：
一第十四晶体管，该第十四晶体管的一栅极耦接于该第一晶体管的栅极，该第十四晶体管的一第一源/漏极耦接于该第七晶体管的第一源/漏极以感应产生该第三电流，以及该第十四晶体管具有一第二源/漏极；
一第十五晶体管，该第十五晶体管的一栅极耦接于该第二晶体管的栅极，该第十五晶体管的一第一源/漏极感应产生该第四电流，且该第十五晶体管的一第二源/漏极耦接于该第十四晶体管的第二源/漏极；
一第十六晶体管，该第十六晶体管的一栅极与一第一源/漏极耦接于该第十五晶体管的第一源/漏极，且该第十六晶体管的一第二源/漏极耦接于该第二电压；以及一第二电流源，耦接于该第十五晶体管的该第二源/漏极与该第一电压之间，用以提供一第二偏压电流至该第二差动输入级，其中该第三电流与该第四电流的和近似于该第二偏压电流。
11.如权利要求10所述的输出缓冲器，其中该第一输出级包括：
一第十七晶体管，该第十七晶体管的一栅极耦接于该第十六晶体管的栅极，该第十七晶体管的一第一源/漏极耦接于一第二自偏压晶体管的一栅极与第一源/漏极以感应产生映射于该第四电流之一第二映射电流，且该第十七晶体管的一第二源/漏极耦接于该第二电压。
12.如权利要求11所述的输出缓冲器，其中该偏压提供电路包括该第二自偏压晶体管，该第二自偏压晶体管的该栅极与该第一源/漏极耦接于该第十七晶体管的该第一源/漏极以输出一第二偏压电压，且该第二自偏压晶体管的该第二源/漏极耦接于该第一晶体管的第一源/漏极。
13.如权利要求12所述的输出缓冲器，其中该电平调整电路包括：
一第十八晶体管，该第十八晶体管的栅极耦接于该第二偏压电压，该第十八晶体管的一第一源/漏极耦接于该第八晶体管的第一源/漏极，且该第十八晶体管的一第二源/漏极耦接于该第五晶体管的第二源/漏极。
14.如权利要求2所述的输出缓冲器，其中该第三输出级包括：
一第三输出晶体管，该第三输出晶体管的一栅极耦接于该第一控制电压，该第三输出晶体管的一第一源/漏极耦接于该输出缓冲器的输出端，且该第三输出晶体管的一第二源/漏极耦接于该第一电压；以及一第四输出晶体管，该第四输出晶体管的一栅极耦接于该第二控制电压，该第四输出晶体管的一第一源/漏极耦接于该第三输出晶体管的第一源/漏极，且该第四输出晶体管的一第二源/漏极耦接于该第二电压。
具有高驱动能力的输出缓冲器
技术领域
[0001] 本发明是关于一种输出缓冲器，且特别是关于一种具有双重充电/放电路径以加强其驱动能力的输出缓冲器。
背景技术
[0002] 很多种电子产品都具有显示装置，如电视、膝上型计算机、监视器以及移动通信终端。显示装置要求轻薄以降低其电子装置的体积与制造成本，为满足这些要求，各种平面显示器(Flat Panel Displays，FPD)已经被发展来取代传统的冷阴极管。
[0003] 液晶显示器(liquid crystal display，LCD)是平面显示器的其中一种，在液晶显示装置中，源极驱动器扮演重要的角色，用来将数字图像数据转换为驱动电压以及传送驱动电压至液晶显示器的显示面板上的像素。
[0004] 图1描述传统的源极驱动器中的输出缓冲器100，输出缓冲器100包括一输入级110，一电流源以及一输出级120。输入级110包括晶体管N1～N4，晶体管N1～N4组成差动对，差动对可经由其输入端Vin+、Vin-接收差动输入信号。晶体管N5所形成的电流源提供一偏压电流至输入级110。输出级120包括晶体管N6～N9，根据输入端Vin+、Vin-的差动信号在输出端Vout输出一输出电压。
[0005] 输出缓冲器100的输出端Vout耦接至输入端Vin-以作为一个单位增益(unit-gain)缓冲器使用，当输入端Vin+、Vin-上的差动信号相等时，输出缓冲器100处于静态状态；当输出缓冲器100处于瞬时状态时，其可处于充电状态或放电状态。当输入端Vin+的信号高于输入端Vin-的信号时，输出缓冲器100会处于充电状态以拉高输出端Vout的电压。在充电状态期间，流经晶体管N1、N3的电流会相对高于流经晶体管N2、N4的电流，以致于映射晶体管N3的电流而流经晶体管N8的充电电流Ich会上升以快速拉高输出端Vout的电压。
[0006] 若输入端Vin-的信号高于输入端Vin+的信号，输出缓冲器100会处于放电状态。在放电状态期间，流经晶体管N2、N4的电流会相对高于流经晶体管N1、N3的电流，以致于映射晶体管N4的电流而流经晶体管N9的充电电流会变大，且因此映射晶体管N6的电流的放电电流Idisch会上升以快速降低输出端Vout的电压。
[0007] 然而，随着显示面板的尺寸愈来愈大，驱动显示面板所需要的充电电流Ich与放电电流Idisch也就愈大。
发明内容
[0008] 有鉴于此，本发明提出一种具有充电/放电双重路径的输出缓冲器，可用以增加其驱动能力。
[0009] 本发明提出一种适用于源极驱动器的输出缓冲器，上述驱动缓冲器包括一第一差动输入级，一主输出及以及一次输出级。第一差动输入级经由第一输入端与第二输入端分别接收一第一输入信号与一第二输入信号。第一差动输入级根据第第一输入信号与第二输入信号分别感应产生第一电流与第二电流。主输出级包括一第一输出级与一第二输出级，第一输出级根据第一输入信号与第二输入信号提供至少一第一电平电压，第二输出级在第一电平电压的控制下，将输出缓冲器的输出端驱动至一目标电平，其中输出缓冲器的输出端耦接于输出缓冲器的第一输入端。次输出级包括比较器与第三输出级。比较器比较第一电流与第二电流并据以产生一控制电压。第三输出级在控制信号的控制下将输出缓冲器的输出端驱动至目标电平。
[0010] 在本发明的一实施例中，上述第一输出级包括一电平调整电路以及一偏压电路。电平调整电路根据由第一电流或第二电流映射而得之一第一电平电流产生该第一电平电压，偏压提供电路根据第二电流提供一第一偏压电压以控制电平调整电路。
[0011] 在本发明一实施例中，上述次输出级包括一第一比较电路与一第二比较电路，其中第二比较电路具有与第一比较电路不同的驱动能力。第一比较电路比较第一电流与第二电流并藉此产生一第一控制电压以控制第三输出级。第二比较电路比较第一电流与第二电流并藉此产生一第二控制电压以控制第三输出级。
[0012] 在本发明一实施例中，上述输出缓冲器更包括一第二差动输入级。第二差动输入级分别经由第一输入端与第二输入端接收第一输入信号与第二输入信号。第二差动输入级根据第一输入信号与第二输入信号分别感应产生第三电流与第四电流。电平调整电路进一步根据与第三电流或第四电流映射的第一电平电流产生第一电平电压。偏压提供电路更基于第四电流提供一第二偏压电压以控制电平调整电路。
[0013] 综合上述，本发明提供一种具有多个输出级的输出缓冲器以增强其驱动能力，为避免输出缓冲器的输出电压摆幅不稳定，每一个输出级都应该被适当的控制。在主输出级中，由第一偏压电压所偏压的电平调整电路会根据第一输入信号与第二输入信号的变化产生第一电平电压以控制第二输出级。在次输出级中，比较器根据第一差动输入级所感应产生的电流产生控制电压以控制第三输出级。主输出级与此输出级提供充电/放电双重路径，使得输出缓冲器可藉由动态电流的增加而增强其驱动能力。
[0014] 为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
[0015] 图1为根据习知技术的源极驱动器中的输出缓冲器100。
[0016] 图2为根据本发明一实施例的输出缓冲器。
[0017] 图3为根据图2实施例的输出缓冲器200的电路图。
[0018] 图4为根据图2实施例的输出缓冲器200的电路图。
[0019] 【主要组件符号说明】
[0020] 100：输出缓冲器
[0021] 110：输入级
[0022] 120：输出级
[0023] 200：输出缓冲器
[0024] 210：差动输入级
[0025] 220：主输出级
[0026] 221a：偏压提供电路
[0027] 221b：电平调整电路
[0028] 221：第一输出级
[0029] 222：第二输出级
[0030] 230：次输出级
[0031] 231：比较器
[0032] 233：第三输出级
[0033] VDD：电压源
[0034] GND：接地端
[0035] Vbias、Vbias1：偏压
[0036] Vin+、Vin-：输入端
[0037] Vb1：第一偏压电压
[0038] Vb2：第二偏压电压
[0039] V1～V4：端点
[0040] Vout：输出端
[0041] Idisch：放电电流
[0042] Ich：充电电流
[0043] Ib1：第一偏压电流
[0044] Ib2：第二偏压电流
[0045] Im1：第一映射电流
[0046] Im2：第二映射电流
[0047] IL1：第一电平电流
[0048] In1：第一电流
[0049] In2：第二电流
[0050] Ip1：第三电流
[0051] Ip2：第四电流
[0052] N1～N9、M01～M04、M1～M12、MC1：晶体管
[0053] T01、T02、T1～T18、TC1：晶体管
[0054] MB1、TB1、TB2：自偏压晶体管
具体实施方式
[0055] 下面将参考附图详细阐述本发明的实施例，附图举例说明了本发明的示范实施例，其中相同标号指示同样或相似的组件。
[0056] 图2为根据本发明一实施例的输出缓冲器。请参照图2，输出缓冲器200包括差动输入级210、主输出级220以及次输出级230。差动输入级210可由P型差动对、N型差动对或轨对轨式差动输入对组成以分别经由第一输入端Vin-与第二输入端Vin+接收一第一信号与一第二信号。根据第一输入信号与第二输入信号的变化，差动输入级210可感应产生动态电流。
[0057] 主输出级220包括由偏压提供电路221a与电平调整电路221b所组成的第一输出级221与第二输出级222。偏压提供电路221a根据差动输入级220所感应产生的电流之一提供一第一偏压电压Vb1至电平调整电路221b。在本发明另一实施例中，第一偏压电压Vb1亦可由外部提供。电平调整电路221b根据差动输入级210所感应产生的电流提供至少一第一电平电压以控制第二输出级222，以将输出端Vout驱动至一目标电平。而在本实施例中，输出缓冲器200为一单位增益缓冲器，输出缓冲器200的输出端Vout会耦接输出缓冲器200的第一输入端Vin-。次输出级230包括比较器231以及第三输出级233，其中比较器231用以比较差动输入级210所感应产生的电流，并藉此产生一控制电压以控制第三输出级233去驱动输出端Vout至目标电平，其中此次输出级230可协助主输出级220来增加输出缓冲器200的充电与放电速度。
[0058] 在本发明一实施例中，当第一输入端Vin-与第二输入端Vin+所分别接收的第一输入信号与第二输入信号实质上相等时，输出缓冲器200会处于静态状态。此外，输出缓冲器200会根据第一输入端Vin-与第二输入端Vin+之间的信号差处于动态状态，即充电状态或放电状态。
[0059] 当输出缓冲器200处于动态状态时，由第一偏压电压Vb1所驱动的电平调整电路221b会提供第一电平电压至第二输出级222以动态调整第二输出级222去将输出端Vout的电位驱动至目标电平。同时在动态状态下，比较器231会藉由比较上述感应产生的电流产生控制电压至第三输出级233，使第三输出级233去驱动输出端Vout至目标电平。由于输出缓冲器200具有双重路径以对输出端Vout进行充电/放电，因此可增强其驱动能力。
值得注意的是，动态状态是根据第一输入信号与第二输入信号来决定其处于充电状态或放电状态。当输出缓冲器200处于静态状态时，第二输出级230可不启动以降低功率消耗。接下来的实施例将进一步说明输出缓冲器200的电路与其操作细节。
[0060] 图3为根据图2实施例的输出缓冲器200的电路图。请参照图3，差动输入级210包括晶体管M1～M4、MC1，其中晶体管M1、M2组成一N型差动输入对。晶体管MC1如同一电流源，用以提供第一偏压电流Ib1。差动输入级210会根据第一输入端Vin-与第二输入端Vin+所接收的第一信号与第二信号感应产生第一电流In1与第二电流In2，其中第一电流In1与第二电流In2的和会近似于第一偏压电流Ib1。
[0061] 主输出级220的第一输出级221包括晶体管M5～M8，偏压提供电路221a是由自偏压晶体管MB1所组成，而电平调整电路221b则是由晶体管M13所组成。晶体管M5映射于第一电流In1以在端点V1产生第一电平电流IL1，而晶体管M6则映射于第二电流In2以产生一第一映射电流Im1，第一映射电流Im1流经晶体管M6。当映射于第二电流In2的第一映射电流Im1流经晶体管MB1时，自偏压晶体管MB1会基于第二电流In2提供第一偏压电压Vb1。
[0062] 当第一映射电流Im1流经晶体管M7时，晶体管M8映射第一映射电流Im1以在端点V2产生第一电平电流IL1，其中端点V2上的第一电平电流IL1是源自于第二电流In2。电平调整电流221b由晶体管M13组成，会根据映射于第一电流In1或第二电流In2的第一电平电流IL1，分别在端点V1与V2产生第一电平电压与第二电平电压。由于当晶体管M13导通时，端点V1与V2是处于相同电流路径，因此符号“IL1”是被用来表示端点V1、V2所感应产生的电流。
[0063] 主输出级220中的第二输出级222包括晶体管MO1与MO2，晶体管MO1与MO2的导通状态(ON/OFF state)是由端点V1、V2上的第一电平电压与第二电平电压所决定。藉此，当晶体管MO1导通时，第二输出级222会产生一充电电流，当晶体管MO2导通时，第二输出级222会产生放电电流，因此第二输出级会在电平调整电路221b所提供的电平电压控制下驱动输出端Vout。
[0064] 次输出级230的比较器231包括比较电路231a与231b，比较电路231a包括晶体管M9与M10。晶体管M3、M9形成一电流镜结构，用以在端点V3产生映射于第一电流In1的电流，而晶体管M7、M10形成一电流镜结构，用以在端点V3形成映射于第二电流In2的电流。比较电路231a根据端点V3所感应产生的电流，在端点V3产生第一控制电压。此外，比较电路231b包括晶体管M11、M12。同样的，比较电路231b根据在端点V4所感应产生的电流，在端点V4产生第二控制电压，其中在端点V4所感应产生的电流映射于第一电流In1或第二电流In2的电流。比较电路231a与231b具有不同的驱动能力，可藉由晶体管的通道长宽比例(width-to-length ratio)设计来实现。
[0065] 次输出级230的第三输出级233包括晶体管MO3与MO4，晶体管MO3与MO4的导通状态(ON/OFF state)是由端点V3、V4上的第一控制电压与第二控制电压所决定。藉此，当晶体管MO3导通时，第三输出级233会产生充电电流，当晶体管MO4导通时，第三输出级233会产生放电电流，因此第二输出级222会在比较电路231a与231b所提供的控制电压控制下驱动输出端Vout至目标电平。
[0066] 当第一输入端Vin-的输入电压(即第一输入信号)小于第二输入端Vin+的输入电压(即第二输入信号)时，输出缓冲器200会处于充电状态以拉高输出端Vout的电压。也就是说，流经晶体管M2、M4的第二电流In2会大于流经晶体管M1、M3的第一电流In1。
在主输出级220中，流经晶体管M6且映射于第二电流In2的第一映射电流Im1会变大，使自偏压晶体管MB1可以提供高电压电平的第一偏压电压Vb1以导通晶体管M13或将晶体管M13偏压到线性区。同时，流经晶体管M8且映射于第一映射电流Im1的第一电平电流IL1会变大以降低端点V1、V2上的电压。第二输出级222中的晶体管MO1会导通以提供充电电流，然后拉高输出端Vout端的电压。
[0067] 此外，在第二输出级230中，由于第二电流In2大于第一电流In1，比较电路231a在端点V3所提供的第一控制电压仅由映射于第二电流In1而在端点V3所感应产生的电流所决定，且在端点V4的第二控制电压是由第二比较电路231b所提供。端点V3的第一控制电压与端点V4的第二控制电压会降低以分别导通晶体管MO3与关闭晶体管MO4。因此，第三输出级233也会提供充电电流以拉高输出端Vout的电压。因此输出缓冲器200中的主输出级220与次输出级230会具有双重的充电路径。
[0068] 当第一输入端Vin-的输入电压(即第一输入信号)大于第二输入端Vin+的输入电压(即第二输入信号)时，输出缓冲器200会处于放电状态以降低输出端Vout上的电压。也就是说，流经晶体管M1、M3的第一电流In1会大于流经晶体管M2、M4的第二电流In2。在主输出级220，若第二电流In2降低，但映射于第二电流In2的第一映射电流Im1仍足以使自偏压晶体管MB1产生第一偏压电压Vb1以偏压晶体管M13，则映射于第一电流In1且流经晶体管M5的第一电平电流IL1会变大以拉高端点V1、V2的电压。第二输出级222中的晶体管MO2会导通以提供放电电流，然后降低输出端Vout上的电压。
[0069] 在相同的情况下，例如第一映射电流Im1太小而无法使自偏压晶体管MB1产生足够的第一偏压电压Vb1，端点V1上的第一电平电压可能会处于高电位(例如接近电压源VDD)以关闭晶体管MO1，且端点V2上的第二电平电压可能会处于低电位(例如接近接地电压VSS)以关闭晶体管MO2。虽然第二输出级222无法在此种状况下提供放电电流，此输出级230仍然可以正常操作以驱动负载。
[0070] 在此输出级230中，由于第一电流In1大于第二电流In2，比较电路231a在端点V3所提供的第一控制电压仅由映射于第一电流In1而在端点V3所感应产生的电流所决定，且端点V4的第二控制电压是由比较电路231b所提供。也就是说，在端点V3的第一控制电压与端点V4的第二控制电压会拉高以分别关闭晶体管MO3与导通晶体管MO4。因此，第三输出级233会提供一放电电流以降低输出端Vout的电压，因此输出缓冲器200中的主输出级220与次输出级230会具有双重的放电路径。
[0071] 在本发明图3的实施例中，电平调整电路中，第一偏压电压Vb1所驱动的晶体管M13可调整晶体管MO1、MO2的栅极-源极电压，其中晶体管的栅极-源极电压会影响第二输出级222所提供的动态充电/放电电流的大小。此外，晶体管M13会在晶体管MO1与MO2的栅极之间维持一电压缺口，避免晶体管MO1与MO2同时导通。第一电平电压与第二电平电压所控制的第二输出级222会形成充电/放电双重路径之一。由于第一偏压电压Vb1是由输出缓冲器200本身所提供，因此不需要额外的偏压电路，藉此可降低功率消耗。比较电路231a与231b具有不同的驱动能力，例如对比较电路231a而言，比较电路231b具有较小的驱动能力，也可以在晶体管MO3、MO4的栅极之间维持较小的电压缺口以避免晶体管MO3与MO4同时导通。比较电路231a、231b所控制的第三输出级233会形成充电/放电双重路径中的另一个路径，让输出缓冲器200可以动态的增强其充电/放电电流以驱动高负载，例如大尺寸的显示面板。
[0072] 值得注意的是，以上是关于输出缓冲器200处于动态状态下的说明，在相关的公知技术中是以增加静态电流的方式来提高动态电流，习知技术可能会造成较高的功耗，而上述图3实施例是利用双重的充电/放电路径来增加动态电流来获得高驱动能力以取代传统技术。虽然上述图3实施例中是具有由晶体管M1、M2组成的N型差动输入对的差动输入级210来作为范例说明，然本领域技术人员也可以利用P型差动输入对来实现差动输入级210，本发明并不受限于图3实施例。此外，经由适当设计晶体管M9至M12的通道宽长比(width-length ratio)，比较电路231a，231b可在输出缓冲器200处于静态状态时不工作。在本发明上述实施例中，晶体管M9的通道宽长比是大于晶体管M10的通道宽长比，而晶体管M12的通道宽长比是大于晶体管M11的通道宽长比。
[0073] 图4为根据图2实施例的输出缓冲器200的电路图，为了方便说明，相同的符号，例如Ib1、In1、In2、V1等，是引用来自于图3实施例。请参照图4，由晶体管T1至T4以及TC1所组合的第一差动输入级，其与图3的差动输入级210相似，在此不加赘述。晶体管T15至T17以及TC2则组成第二差动输入级。N型晶体管T1、T2与P型晶体管T15与T16则形成轨对轨的差动输入级以增加输入缓冲器200的共模输入范围(common-mode inputrange)。晶体管TC2是作为一电流源以提供第二偏压电流Ib2至第二差动输入级，使第二差动输入级根据第一输入信号与第二输入信号感应产生第三电流Ip1与第四电流Ip2，其中第三电流Ip1与第四电流Ip2的和近似于第二偏压电流Ib2。
[0074] 请参照图4，主输出级200的第一输出级包括晶体管T5～T8、T17、由自偏压晶体管TB1、TB2组成的偏压提供电路以及由晶体管T13、T18组成的电平调整电路。晶体管T5～T7的操作方式与图3实施例中的晶体管M5～M7的操作方式相似。关于第一差动输入级，晶体管T5映射于第一电流In1以在端点V1产生第一电平电流IL1，而晶体管M6则映射于第二电流In2以产生流经本身的第一映射电流Im1，使自偏压晶体管TB1可以跟据第二电流In2提供第一偏压电压Vb1以偏压电平调整电路中的晶体管T13。当第一映射电流Im1流经晶体管T7，晶体管T8会映射于第一映射电流Im1以在端点V2产生第一电平电流IL1。
[0075] 同样的，关于第二差动输入级，晶体管T8映射于第三电流Ip1以在端点V2产生第一电平电流IL1，而晶体管T17则映射于第四电流Ip2以产生流经本身的第二映射电流Im2。自偏压晶体管TB2可根据映射于第四电流的第二映射电流Im2提供第二偏压电压Vb2以偏压晶体管T18。由于晶体管T3，T17与TB2是位于相同的电流路径，晶体管T5可以映射第二映射电流Im2以在端点V1产生第一电平电流IL1。因此，晶体管T13与T18所组成的电平调整电路会根据第一电平电流IL1在端点V1、V2产生第一电平电压与第二电平电压，用来控制晶体管TO1、TO2所组成的第二输出级。图4中的次输出级230的操作方式与图3中的次输出级230的操作方式相似，在此不加赘述。
[0076] 一般而言，轨对轨差动输入对具有让输出缓冲器200操作在较宽的输入电压范围的优点。第一输入端Vin-与第二输入端Vin+所接收的信号的电压电平将驱动晶体管T1与T2所组成的N型差动输入对，或晶体管T14与T15所组成的P型差动电动对，或上述两者以进行运作。接下来在图4实施例中举例说明输出缓冲器200。
[0077] 假设第一输入端Vin-与第二输入端Vin+所接收的输入电压为中间电压，可使N型差动输入对与P型差动输入对产生运动。当第一输入端Vin-的输入电压(即第一输入信号)小于第二输入端Vin+的输入电压(即第二输入信号)时，输入缓冲器200会处于充电状态。也就是说，第二电流In2会大于第一电流In1，且第三电流Ip1会大于第四电流Ip2。在主输出级220中，第一映射电流Im1流经晶体管T6会变大且自偏压晶体管TB1会提供第一偏压电压Vb1以导通晶体管T13或将晶体管T13偏压至线性区。同时，晶体管T8会在端点V2产生第一电平电流IL1，第一电平电流IL1是来自于第二电流In2与第三电流Ip1，并且会变大，使得端点V1与V2的电压会被拉低以导通第二输出级的晶体管TO1。藉此，第二输出级提供一充电电流至输出端Vout并且推高输出端Vout的电压。在次输出级230中，端点V3与V4的电压主要由晶体管T10、T12所感应产生的电流决定，且端点V3、V4的电压会被压低以导通晶体管TO3与关闭晶体管TO4，因此第三输出端232也可以提供一充电电流至输出端Vout，且拉高输出端Vout的电压。
[0078] 当第一输入端Vin-的输入电压(即第一输出信号)大于第二输入端Vin+的输入电压(即第二输入信号)，输出缓冲器200会处于放电阶段。也就是说，第一电流In1会大于第二电流In2，且第四电流Ip2会大于第三电流Ip1。在主输出级220中，流经晶体管T17的第二映射电流Im2会变大，且自偏压晶体管TB2会提供第二偏压电压以导通晶体管T14或将晶体管T14偏压至线性区。同时，晶体管T5会在端点V1产生第一电平电流IL1，第一电平电流IL1来自于第一电流In1与第四电流Ip2且会变大，使得端点V1与V2的电压会被拉高以导通晶体管TO2。因此，第二输出级222可提供一放电电流以压低输出端Vout的电压。在次输出级中，由于第一电流In1与第四电流Ip2变大，所以端点V3与V4的电压主要由晶体管T9、T11所感应产生的电流决定，且端点V3与V4的电压会被拉高以导通晶体管TO4与关闭晶体管TO3。因此，第三输出级232也可提供放电电流并且压低输出端Vout的电压。
[0079] 综合上述，输出缓冲器200的主输出级220包括两个用来增加输出缓冲器200的输出增益的输出级，即第一输出级221与第二输出级222，其形成双重充电/放电路径中的一个路径。在主输出级221中，电平调整电路会被准确的偏压去调整位于端点V1、V2的第一电平电压与第一电平电压以控制第二输出级222。输出缓冲器200的次输出级230则形成双重充电/放电路径中的另一个路径。在次输出级230中，比较电路231a与231b会动态的调整第一控制电压与第二控制电压去控制第三输出级233。藉由增加动态电流，输出缓冲器200可具有高速的充电或放电能力。
[0080] 虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域的普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的权利要求所界定者为准。
