存储器控制器与解码器

摘要

本发明提供一种存储器控制器与解码器。所述解码器适用于存储器控制器。所述解码器包括第一至第四晶体管。第一至第四晶体管的栅极分别耦接第一至第四控制信号。第一晶体管的第一端与第二端分别耦接第一电压与第二晶体管的第一端。第三、第四晶体管的第一端与第二端分别耦接第二晶体管的第二端与第二电压。当第一、第二晶体管截止时，第二控制信号的电压小于第一控制信号的电压。如此一来可降低晶体管的栅极引发漏极漏电流。

权利要求

1.一种存储器控制器，其特征在于，所述存储器控制器包括：一第一反相器，接收一第一控制信号并据以产生一第二控制信号；

一第二反相器，所述第二反相器的输入端耦接所述第一反相器的输出端，接收所述第二控制信号并据以输出一第三控制信号；以及一输出单元，耦接所述第二反相器的输出端，所述输出单元包括：一第一晶体管，所述第一晶体管的栅极接收所述第三控制信号，所述第一晶体管的第一端耦接一第一电压；

一第二晶体管，所述第二晶体管的栅极接收所述第三控制信号，所述第二晶体管的第一端耦接所述第一晶体管的第二端；以及一第三晶体管，所述第三晶体管的栅极、第一端与第二端分别耦接一第四控制信号、所述第二晶体管的第二端与一第二电压，其中当所述第二晶体管截止且所述第三晶体管截止时，所述第四控制信号的电压大于所述第三控制信号的电压。

2.如权利要求1所述的存储器控制器，其特征在于，所述第一晶体管、所述第二晶体管与所述第三晶体管分别为P沟道场效应晶体管、N沟道场效应晶体管与N沟道场效应晶体管。

3.如权利要求1所述的存储器控制器，其特征在于，所述存储器控制器更包括：一第三反相器，其输入端耦接所述第一反相器的输出端，接收所述第二控制信号并据以输出一第五控制信号。

说明书

存储器控制器与解码器

技术领域

[0001] 本发明是有关于一种存储器控制器与解码器，且特别是有关于一种可降低栅极引发漏极漏电流的电路。

背景技术

[0002] 存储器是一种储存装置，具有存取速度快、体积小等优点。目前存储器已普遍应用于各种电子装置中。存储器在读写数据的过程中，需通过解码器进行定址。以下对已知的位址解码器(Decoder)进行说明。

[0003] 图1是已知的位址解码器的电路图。位址解码器10由晶体管11～13所组成。控制信号bMWL可用来控制晶体管11、12导通与否。控制信号WLRST可用来控制晶体管13导通与否。如此一来可控制信号WL。

[0004] 值得注意的是，晶体管11常会发生栅极引发漏极漏电流(Gate-InducedDrain Leakage，GIDL)。GIDL电流容易造成存储器操作错误，进而影响存取数据的正确性。

发明内容

[0005] 本发明提供一种解码器，可降低栅极引发漏极漏电流。

[0006] 本发明提供一种存储器控制电路，通过晶体管限制另一晶体管的栅极引发漏极漏电流的电流量，因此可降低栅极引发漏极漏电流。

[0007] 本发明提出一种解码器，其包括第一至第四晶体管。第一晶体管的栅极与第一端分别耦接第一控制信号与第一电压。第二晶体管的栅极与第一端分别耦接第二控制信号与第一晶体管的第二端。第三晶体管的栅极、第一端与第二端分别耦接第三控制信号、第二晶体管的第二端与第二电压。第四晶体管的栅极、第一端与第二端分别耦接第四控制信号、第二晶体管的第二端与第二电压。当第一晶体管截止且第二晶体管截止时，第二控制信号的电压小于第一控制信号的电压。

[0008] 在本发明的一实施例中，所述的第一晶体管、第二晶体管、第三晶体管与第四晶体管分别为P沟道场效应晶体管、P沟道场效应晶体管、N沟道场效应晶体管与N沟道场效应晶体管。

[0009] 在本发明的一实施例中，解码器更包括第五晶体管。第五晶体管的栅极、第一端与第二端分别耦接第五控制信号、第二晶体管的第二端与第二电压。在另一实施例中，第五晶体管为N沟道场效应晶体管。在又一实施例中，第二晶体管的第二端可作为解码器的输出端。

[0010] 从另一角度来看，本发明提出一种存储器控制器，所述存储器控制器包括第一、第二反相器与输出单元。输出单元包括第一至第三晶体管。第一反相器可接收第一控制信号并据以产生第二控制信号。第二反相器的输入端耦接第一反相器的输出端，可接收第二控制信号并据以输出第三控制信号。输出单元耦接第二反相器的输出端。第一晶体管的栅极接收第三控制信号。第一晶体管的第一端耦接第一电压。第二晶体管的栅极接收第三控制信号。第二晶体管的第一端耦接第一晶体管的第二端。第三晶体管的栅极、第一端与第二端分别耦接第四控制信号、第二晶体管的第二端与第二电压。当第二晶体管截止且第三晶体管截止时，第四控制信号的电压大于第三控制信号的电压。

[0011] 在本发明的一实施例中，上述第一晶体管、第二晶体管与第三晶体管分别为P沟道场效应晶体管、N沟道场效应晶体管与N沟道场效应晶体管。

[0012] 在本发明的一实施例中，存储器控制器更包括第三反相器。第三反相器的输入端耦接第一反相器的输出端，可接收第二控制信号并据以输出第五控制信号。

[0013] 基于上述，本发明在解码器或存储器控制器中配置串接的第一、第二晶体管。当第一晶体管截止且第二晶体管截止时，第二晶体管的栅极所接收的电压不同于第一晶体管的栅极所接收的电压。第一晶体管可限制串接路径的导通电流，第二晶体管可限制栅极引发漏极漏电流的电流量，以降低串接路径的漏电流。

附图说明

[0014] 图1是已知的位址解码器的电路图。

[0015] 图2是依照本发明的一实施例的一种解码器的电路图。

[0016] 图3是依照本发明的一实施例的一种P沟道场效应晶体管的GIDL电流及其栅极电压的示意图。

[0017] 图4是依照本发明的一实施例的一种存储器控制器的电路图。

[0018] 图5是图2与图4的信号波形图。

[0019] 图6是依照本发明的另一实施例的一种解码器的电路图。

[0020] 附图标号

[0021] 10：位址解码器

[0022] 11～13、21～25、41、42、51、52、61、62、71～73：晶体管

[0023] 20、20’：解码器

[0024] 30：存储器控制电路

[0025] 40、50、60：反相器

[0026] 70：输出单元

[0027] bMWL、WLRST、WLRST1、WLDV、MWLRST、MWLRST2、MWLRST3、BNKSEL：控制信号[0028] I1、I2：电流

[0029] VPP、VNN、NODE、VSS、VINT、WL：电压

[0030] 具体实施方式

[0031] 为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

[0032] 图2是依照本发明的一实施例的一种解码器的电路图。解码器20为位址解码器。更具体地说，解码器20可以是行解码器或(Column Decoder)列解码器(Row Decoder)。解码器20包括晶体管21～24。在本实施例中，晶体管21～24分别以P沟道场效应晶体管、P沟道场效应晶体管、N沟道场效应晶体管与N沟道场效应晶体管为例进行说明，但本发明并不以此为限。

[0033] 晶体管21的栅极可接收控制信号bMWL，其电位在未选到时为较高的VPP，并据以决定晶体管21导通与否。晶体管22的栅极可接收控制信号WLRST，其电位在未选到时为VINT，并据以决定晶体管22导通与否。晶体管23的栅极可接收控制信号bMWL，并据以决定晶体管23导通与否。晶体管24的栅极可接收控制信号WLRST，并据以决定晶体管24导通与否。在本实施例中，晶体管21、23的栅极虽接收相同电压，但在其他实施例中晶体管21、23的栅极也可接收不同的电压。另外，晶体管22、24的栅极虽接收相同电压，但在其他实施例中晶体管22、24的栅极也可接收不同的电压。

[0034] 晶体管21的源极与漏极分别耦接电压WLDV与晶体管22的源极。晶体管22的漏极耦接晶体管23、24的漏极，可作为解码器20的输出端。晶体管23、24的源极耦接电压VNN。另外，晶体管21、22的基底(Bulk)电压可为电压VPP。晶体管23、24的基底电压可为电压VNN。

[0035] 图3是依照本发明的一实施例的一种P沟道场效应晶体管的GIDL电流及其栅极电压的示意图。请合并参照图2与图3，当晶体管21截止且晶体管22截止时，控制信号WLRST的电压可小于控制信号bMWL的电压。举例来说，控制信号bMWL的电压可以是电压VPP，控制信号WLRST的电压可以是电压VINT。此时，晶体管21的GIDL电流为I1，晶体管22的GIDL电流为I2，其中I2小于I1。也就是说，本实施例利用晶体管22来限制串接晶体管21、22的导通电流，并利用晶体管22来限制GIDL电流，因此能有效降低解码器20的GIDL漏电流，防止解码器20操作错误。

[0036] 同理，上述降低GIDL电流的作法也可应用至其他电路。举例来说，图4是依照本发明的一实施例的一种存储器控制器的电路图。图5是图2与图4的信号波形图。请合并参照图2、图4与图5，存储器控制电路30可用来控制解码器20。存储器控制电路30包括反相器40、50与输出单元70。另外，存储器控制电路30还可包括反相器60。反相器40可包括晶体管41、42。反相器50可包括晶体管51、52。反相器60可包括晶体管61、62。输出单元70可包括晶体管71～73。在本实施例中晶体管41、51、61与71以P沟道场效应晶体管为例进行说明，晶体管42、52、62、72与73以N沟道场效应晶体管为例进行说明。

[0037] 反相器40可接收控制信号MWLRST并据以产生控制信号MWLRST2，其中控制信号MWLRST2与控制信号MWLRST反相。反相器50的输入端耦接反相器40的输出端，可接收控制信号MWLRST2并据以输出控制信号MWLRST3，其中控制信号MWLRST3与控制信号MWLRST2反相。反相器60的输入端耦接反相器40的输出端，可接收控制信号MWLRST2并据以输出控制信号WLRST，其中控制信号WLRST与控制信号MWLRST2反相。

[0038] 承上述，输出单元70耦接反相器50的输出端，可接收控制信号MWLRST3并据以输出电压WLDV，其中电压WLDV与控制信号MWLRST3反相。值得注意的是，晶体管72与晶体管73串接。当晶体管72截止且晶体管73截止时，控制信号MWLRST3的电压大于控制信号BNKSEL的电压，因此晶体管73的关闭电流会小于图2中晶体管21的GIDL电流。换个角度来看，在本实施例中，晶体管73可限制GIDL电流，降低图2解码器20的GIDL漏电流。

[0039] 值得一提的是，虽然上述实施例中已经对存储器控制器与解码器描绘出了一个可能的型态，但所属领域的技术人员应当知道，各厂商对于存储器控制器与解码器的设计都不一样，因此本发明的应用当不限制于此种可能的型态。换言之，只要是两个串接的晶体管截止时，其栅极所接收的电压不同于彼此，利用其一晶体管限制导通电流，并利用另一晶体管限制GIDL电流，就已经是符合了本发明的精神所在。以下再举其他实施方式以便所属领域的技术人员能够更进一步的了解本发明的精神，并实施本发明。

[0040] 请再参照图2，上述实施例中，晶体管21、22的基底电压虽以电压VPP为例进行说明，但本发明并不以此为限。

[0041] 另外，图2所揭示的解码器20仅是一种选择实施例。在其他实施例中，解码器也可以包括不同数量的晶体管。举例来说，图6是依照本发明的另一实施例的一种解码器的电路图。请合并参照图2与图6，解码器20’与解码器20相类似，其不同之处在于，解码器20’更包括了多个晶体管(仅以晶体管25表示)。晶体管25的栅极可接收控制信号WLRST1，并据以决定晶体管25导通与否。如此一来，解码器20’可以有更多种操作状态。

[0042] 综上所述，本发明在解码器或存储器控制器中配置串接的第一、第二晶体管。当第一晶体管截止且第二晶体管截止时，第二晶体管的栅极所接收的电压不同于第一晶体管的栅极所接收的电压。第一晶体管可限制串接路径的导通电流，第二晶体管可限制GIDL电流的电流量，以降低串接路径的漏电流。

[0043] 虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属领域的技术人员，在不脱离本发明的精神和范围内，当可作些许更动与润饰，故本发明的保护范围当以权利要求为准。