校正信号产生电路

摘要

本发明公开一种校正信号产生电路，该校正信号产生电路通过在校正锁存器输出端增加延迟电路或在触发使能信号与该校正锁存器输入端增加延迟电路，使得校正锁存器在不同时间输出校正信号，这样利用该不同时间产生的校正信号来启动电平位移器时，在同一时间内就只有一个电平位移器工作，所消耗的电流必然减小，电荷泵输出电压就不会出现异常波动造成其他电路工作异常，解决了现有技术中电平位移器被同时触发消耗较高电流并使电荷泵输出电压出现异常波动导致其他电路工作异常的问题。

权利要求

1.一种校正信号产生电路，包含：

多个校正锁存器，用于输出校正信号，每个校正锁存器的输入端分别连接一输入信号；

一触发使能信号，该触发使能信号与该多个校正锁存器的输入端连接；

多个延迟电路，其中每个延迟电路均连接至一个校正锁存器的输出端，该多个延迟电路用于将至少两个校正锁存器输出的校正信号延迟不同时间后输出；

当该触发使能信号到来时，该多个校正锁存器将对应的输入信号锁存，并根据对应的延迟电路延迟的不同时间输出该校正信号。

2.如权利要求1所述的校正信号产生电路，其特征在于，该多个延迟电路将该每个校正锁存器输出的校正信号均延迟不同时间输出。

3.如权利要求1所述的校正信号产生电路，其特征在于，该多个延迟电路个数比该多个校正锁存器个数少一个。

4.一种校正信号产生电路，包含：

多个校正锁存器，用于输出校正信号，每个校正锁存器的输入端分别连接一输入信号；

一触发使能信号；

多个延迟电路，与该触发使能信号连接，并且每个延迟电路均连接至一个校正锁存器的输入端，该多个延迟电路用于将至少两个校正锁存器对应的该触发使能信号延迟不同时间后到达；

当该每个校正锁存器对应的触发使能信号到来时，该每个校正锁存器将对应的输入信号锁存，并输出该校正信号。

5.如权利要求4所述的校正信号产生电路，其特征在于，该多个延迟电路将该每个校正锁存器对应的该触发使能信号均延迟不同时间。

6.如权利要求5所述的校正信号产生电路，其特征在于，该多个延迟电路个数比该多个校正锁存器个数少一个。

说明书

校正信号产生电路

技术领域

[0001] 本发明关于一种校正信号产生电路，特别是关于一种用于闪存中选择基准电压的校正信号产生电路。

背景技术

[0002] 近年来，随着便携式电子产品的需求增加，快闪存储器(flash memory，闪存)的技术以及市场应用也日益成熟扩大。闪存是只读性存储器的一种，其具有可写入、可擦除以及断电后仍可保存数据的优点，是个人计算机和便携式电子产品所广泛采用的一种内存组件。

[0003] 通常，闪存中多个字节的校正信号一起设置，其中一些信号会用于模拟电路校正，图1是现有技术校正信号产生电路的结构图。图1中的校正信号trim_bit<用于选择基准电压。如图1所示，校正锁存器Trim_Latchl1在触发使能信号trim_en到来时将输入数据data锁存，并输出校正信号trim_bit<，校正信号trim_bit<被送至电荷泵输出电压VPWL模块，该信号被解码后用于选择基准电压。

[0004] 在低电源电压时，为了完整转换基准电压，必须利用电平位移器(levelShifter)12，该电平位移器12由一个带电荷泵的电荷泵输出电压VPWL供给电源。因为输入信号data_data具有随机性，其输出校正信号trim_bit<具有类似随机性，故一定会出现所有电平位移器12同时被触发的情况，从而消耗较高电流；另一方面，电荷泵输出电压并非恒压源而是具有一定内阻，过大的负载电流必然导致电荷泵输出电压下降，电荷泵输出电压突然下降会干扰其他电路正常运行，严重时会出错甚至不可用。

[0005] 综上所述，可知先前技术的校正信号产生电路利用校正信号选择基准电压时存在消耗较高电流且较高电流容易导致电荷泵输出电压下降以致干扰其他电路正常运行的问题，因此实有必要提出改进的技术手段，来解决此一问题。

发明内容

[0006] 为克服上述现有技术的种种缺点，本发明的主要目的在于提供一种校正信号产生电路，以使校正信号在不同时间产生，达到利用该校正信号启动电平移位器可以消耗较小电流且避免电荷泵输出电压异常波动的目的。

[0007] 为达上述及其它目的，本发明一种校正信号产生电路，包含：

[0008] 多个校正锁存器，用于输出校正信号，每个校正锁存器的输入端分别连接一输入信号；

[0009] 一触发使能信号，该触发使能信号与该多个校正锁存器输入端连接；

[0010] 多个延迟电路，分别连接于该多个校正锁存器输出端，用于将至少两个或两个以上该校正锁存器输出的校正信号延迟不同时间输出，

[0011] 当该触发使能信号到来时，该多个校正锁存器将对应的输入信号锁存，并根据该多个延迟电路的延迟时间输出该校正信号。

[0012] 该多个延迟电路将该每个校正锁存器输出的校正信号延迟不同时间输出。

[0013] 该延迟电路个数比该校正锁存器个数少一个。

[0014] 为达到上述目的，本发明一种校正信号产生电路，包含：

[0015] 多个校正锁存器，用于输出校正信号，每个校正锁存器的输入端分别连接一输入信号；

[0016] 一触发使能信号；

[0017] 多个延迟电路，与该触发使能信号连接，并且该多个延迟电路分别与该该多个校正锁存器输入端连接，用于将至少两个或两个以上该校正锁存器对应的该触发使能信号延迟不同时间到达；

[0018] 当该每个校正锁存器对应的触发使能信号到来时，该每个校正锁存器将对应的输入信号锁存，并输出该校正信号。

[0019] 该多个延迟电路该每个校正锁存器对应的该触发使能信号均延迟不同时间。

[0020] 该延迟电路个数比该校正锁存器个数少一个。

[0021] 与现有技术相比，本发明一种校正信号产生电路通过在校正锁存器输出端增加延迟电路或在触发使能信号与该校正锁存器输入端增加延迟电路，使得校正信号在不同时间产生，这样利用不同时间产生的校正信号来启动电平位移器时，在同一时间内就只有一个电平位移器工作，所消耗的电流必然减小，电荷泵输出电压就不会出现异常波动造成其他电路工作异常，解决了现有技术中校正信号同时产生电平位移器被同时触发消耗较高电流并使电荷泵输出电压出现异常波动导致其他电路工作异常的问题。

附图说明

[0022] 图1是现有技术校正信号产生电路的电路图；

[0023] 图2是本发明校正信号产生电路第一较佳实施例的电路图；

[0024] 图3是本发明校正信号产生电路第二较佳实施例的电路图。

具体实施方式

[0025] 以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。

[0026] 图2为本发明一种校正信号产生电路第一较佳实施例的电路结构图。如图2所示，本发明一种校正信号产生电路包括多个校正锁存器(trim_latch)101以及多个延迟电路102，每个校正锁存器101输入端连接一输入信号data以及触发使能信号trim_en，该校正锁存器101用于在触发使能信号trim_en到来时将输入信号data锁存；每个校正锁存器101的输出端连接一延迟电路102，该延迟电路102用于将对应的校正锁存器101的输出信号进行延迟，该延迟电路102的输出端输出校正信号trim_bit。

[0027] 与现有技术相比，本发明第一较佳实施例采用延迟校正信号trim_bit的方法来逐一启动电平位移器，具体来说，本发明第一较佳实施例包含n+1个校正锁存器101，该n+1个校正锁存器101输入端分别连接输入信号data以及同一个触发使能信号trim_en，在触发使能信号trim_en到来时，该n+1个校正锁存器将输入信号data锁存，该n+1个校正锁存器输出端连接n+1个延迟电路102后输出校正信号，每个延迟电路102对校正锁存器101输出端输出的校正信号延迟不同周期，即将输出的校正信号trim_bit延迟不同周期，在本发明第一较佳实施例中，第1个延迟电路(D1)102延迟一个时间
1×t，也就是说校正信号trim_bit延迟一个时间1×t，第2个延迟电路(D2)延迟两个时间2×t，也就是trim_bit延迟两个时间2×t，……第n个延迟电路(Dn)102延迟n个时间n×t，即trim_bit<1>延迟一个时间n×t，第n+1个延迟电路(Dn+1)102延迟(n+1)个时间(n+1)×t，即trim_bit<0>延迟一个时间(n+1)×t。这样，当利用上述校正信号trim_bit来启动电平移位器时，在同一时间内就只有一个电平移位器工作，所消耗的电流必然减小，于是电荷泵输出电压就不会出现异常波动造成其他电路工作异常。当然，每个延迟电路102的延迟时间可以不限定，比如也可以第1个延迟电路不延迟，第二个延迟电路延迟一个周期，……，第n+1个延迟电路延迟n个周期。另外，为达到较好的效果，在同一时间内最好只能启动一个电平移位器工作，但本发明不限于此，在同一时间也可以同时启动两个或以上电平移位器，但至少有两个或以上电平移位器不能同时启动，换句话说，也就是说延迟电路102的延迟时间可以相同，但至少有两个或以上延迟电路102的延迟时间不同。

[0028] 图3为本发明一种校正信号产生电路第二较佳实施例的电路结构图。如图23所示，本发明一种校正信号产生电路包括多个校正锁存器(trim_latch)101以及多个延迟电路102。与本发明第一较佳实施例不同，本发明第二较佳实施例采用延迟触发使能信号来产生校正信号，即每个校正锁存器101的输入端连接一输入信号data，而在触发使能信号trim_en与每个校正锁存器101输入端之间设置一延迟电路102，每个校正锁存器101输出端输出校正信号trim_bit。

[0029] 本发明第二较佳实施例包含连接n+1个输入信号data的n+1个校正锁存器101，在该n+1个校正锁存器101与触发使能信号trim_en之间，设置n个延迟电路102，通过延迟触发使能信号使每个校正锁存器101输出的校正信号trim_bit产生延迟。具体来说，trim_bit<0>对应的校正锁存器101的触发使能信号trim_en不延迟，第1个延迟电路(D1)102将触发使能信号trim_en延迟一个时间1×t作为trim_bit对应的校正锁存器
101的触发使能信号，第2个延迟电路(d2)将触发使能信号trim_en延迟两个时间2×t作为trim_bit对应的校正锁存器101的触发使能信号，……，第n个延迟电路(Dn)将触发使能信号trim_en延迟一个时间n×t作为trim_bit<1>对应的校正锁存器101的触发使能信号，本发明第二较佳实施例中对校正信号trim_bit<0>对应的校正锁存器101的触发使能信号trim_en没有延迟，同理，由于触发使能信号trim_en的延迟，校正锁存器101输出的校正信号产生同样的延迟，当利用上述校正信号trim_bit来启动电平移位器时，在同一时间内就只有一个电平移位器工作，所消耗的电流必然减小，于是电荷泵输出电压也就不会出现异常波动造成其他电路工作异常。当然，对于每个延迟电路102的延迟时间周期可以不作限定，例如对于trim_bit<0>对应的校正锁存器101的触发使能信号也可利用延迟电路延迟，延迟电路102的延迟时间可以相同，但同样至少有两个或以上延迟电路102的延迟时间不同。

[0030] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。