低功耗全差分双模前置分频器转让专利
申请号 : CN200910076852.8
文献号 : CN101789786A
文献日 : 2010-07-28
发明人 : 颜小舟 , 邝小飞 , 吴南健
申请人 : 中国科学院半导体研究所
摘要 :
本发明公开了一种低功耗全差分双模前置分频器，由一个全差分2/3分频器、N-1级串联的全差分2分频器列和N-1级串联的全差分与非门列构成，全差分2/3分频器的输出与N-1级全差分2分频器串接，全差分2/3分频器的输入与N-1级全差分与非门串接。2/3分频器由两个具有或非功能的全差分D触发器组成。2分频器列和与非门列，根据工作频率不同各采用了两种功能相同结构不同的电路。由于电路内部的信号传输都为全差分信号，使其在较低的电源电压下仍然能够工作在很高的工作频率，从而有效的降低了电路的动态功耗。由于采用了两种功能相同结构不同2分频器和与非门，使得整体电路既能够工作在很高的工作频率，又具有较小的静态电流。
权利要求 :
1.一种全差分双模前置分频器，其特征在于，该全差分双模前置分频器由一个全差分2/3分频器、N-1级串联的全差分2分频器列和N-1级串联的全差分与非门列构成，全差分2/3分频器的输出与N-1级全差分2分频器串接，全差分2/3分频器的输入与N-1级全差分与非门串接，实现2N或2N+1的双模分频，N为自然数。
2.根据权利要求1所述的全差分双模前置分频器，其特征在于，所述全差分2/3分频器由两个具有或非逻辑功能的高速全差分D触发器构成，该D触发器具有两个差分数据输入端A和B以及一个差分时钟输入CLK，当时钟下降沿到来时，D触发器将输出A和B的或非逻辑。
3.根据权利要求2所述的全差分双模前置分频器，其特征在于，所述具有或非逻辑功能的高速全差分D触发器由一个具有或非功能的全差分锁存器和一个普通全差分锁存器级连构成，当时钟CLKP下降沿到来时，输出端将输出A、B端的或非逻辑。
4.根据权利要求2所述的全差分双模前置分频器，其特征在于，所述两个D触发器的时钟输入为整个全差分双模前置分频器的信号输入。
5.根据权利要求1所述的全差分双模前置分频器，其特征在于，在所述串联的全差分2分频器和所述全差分与非门列中各采用两种不同结构的电路：工作在高频率下的2分频器和与非门，以及工作在低频率下的2分频器和与非门。
6.根据权利要求1所述的全差分双模前置分频器，其特征在于，在所述最后一级与非门的输入端连接一个差分信号MOD，以控制全差分双模前置分频器在2N和2N+1分频模式间切换。
7.根据权利要求1所述的全差分双模前置分频器，其特征在于，在所述最后一级2分频器的差分输出连接一个缓冲器，用于将差分信号转换为单端信号，该缓冲器的电源电压为标准数字电路的电源电压，能够实现与标准电压单端输入的数字电路模块的接口。
说明书 :
技术领域
本发明涉及用于低功耗分频器领域，特别是一种利用双模前置分频器实现可编程分频的低功耗全差分双模前置分频器。
背景技术
在锁相环频率综合器中，通常是利用一个2N或2N+1分频的双模前置分频器对压控振荡器(VCO)的输出信号进行预分频，然后通过两个可编程的计数器对前置分频器的输出信号进行计数，并控制前置分频器在2N或2N+1分频模式间周期性的切换，从而实现对VCO输出信号进行任意整数的分频。双模前置分频器作为一个工作在很高频率下的分频模块，在锁相环频率综合器所消耗的总功耗中占到了20％到40％。特别是在低功耗的锁相环频率综合器设计中，双模前置分频器的性能与功耗的优化成为设计的重点之一，也是整体系统功耗进一步降低的瓶颈。
发明内容
(一)要解决的技术问题
针对以上问题，本发明提出了一种低功耗全差分双模前置分频器，以降低双模前置分频器的功耗。
(二)技术方案
为达到上述目的，本发明提供了一种全差分双模前置分频器，该全差分双模前置分频器由一个全差分2/3分频器、N-1级串联的全差分2分频器列和N-1级串联的全差分与非门列构成，全差分2/3分频器的输出与N-1级全差分2分频器串接，全差分2/3分频器的输入与N-1级全差分与非门串接，实现2N或2N+1的双模分频，N为自然数。
上述方案中，所述全差分2/3分频器由两个具有或非逻辑功能的高速全差分D触发器构成，该D触发器具有两个差分数据输入端A和B以及一个差分时钟输入CLK，当时钟下降沿到来时，D触发器将输出A和B的或非逻辑。
上述方案中，所述具有或非逻辑功能的高速全差分D触发器由一个具有或非功能的全差分锁存器和一个普通全差分锁存器级连构成，当时钟CLKP下降沿到来时，输出端将输出A、B端的或非逻辑。
上述方案中，所述两个D触发器的时钟输入为整个全差分双模前置分频器的信号输入。
上述方案中，在所述串联的全差分2分频器和所述全差分与非门列中各采用两种不同结构的电路：工作在高频率下的2分频器和与非门，以及工作在低频率下的2分频器和与非门。
上述方案中，在所述最后一级与非门的输入端连接一个差分信号MOD，以控制全差分双模前置分频器在2N和2N+1分频模式间切换。
上述方案中，在所述最后一级2分频器的差分输出连接一个缓冲器，用于将差分信号转换为单端信号，该缓冲器的电源电压为标准数字电路的电源电压，能够实现与标准电压单端输入的数字电路模块的接口。
(三)有益效果
本发明提供的低功耗全差分双模前置分频器的优点是：
1、由于电路中所有模块都采用全差分的电路结构，使得整体电路在低电压下仍然能够工作在很高的频率，有效的降低了电路的动态功耗。
2、由于采用了不同结构的2分频器和与非门，从而实现了电路中静态功耗的合理利用，使得电路在功耗和性能上都满足设计要求；全差分的信号传输有效的抑制了电源和地的共模噪声。
3、利用模型仿真的结果显示，该结构的前置分频器所消耗的功耗是其它工作在相同频率下的前置分频器的10％到20％，有效的降低了低功耗锁相环频率综合器中其它模块的设计压力。
针对以上问题，本发明提出了一种低功耗全差分双模前置分频器，以降低双模前置分频器的功耗。
(二)技术方案
为达到上述目的，本发明提供了一种全差分双模前置分频器，该全差分双模前置分频器由一个全差分2/3分频器、N-1级串联的全差分2分频器列和N-1级串联的全差分与非门列构成，全差分2/3分频器的输出与N-1级全差分2分频器串接，全差分2/3分频器的输入与N-1级全差分与非门串接，实现2N或2N+1的双模分频，N为自然数。
上述方案中，所述全差分2/3分频器由两个具有或非逻辑功能的高速全差分D触发器构成，该D触发器具有两个差分数据输入端A和B以及一个差分时钟输入CLK，当时钟下降沿到来时，D触发器将输出A和B的或非逻辑。
上述方案中，所述具有或非逻辑功能的高速全差分D触发器由一个具有或非功能的全差分锁存器和一个普通全差分锁存器级连构成，当时钟CLKP下降沿到来时，输出端将输出A、B端的或非逻辑。
上述方案中，所述两个D触发器的时钟输入为整个全差分双模前置分频器的信号输入。
上述方案中，在所述串联的全差分2分频器和所述全差分与非门列中各采用两种不同结构的电路：工作在高频率下的2分频器和与非门，以及工作在低频率下的2分频器和与非门。
上述方案中，在所述最后一级与非门的输入端连接一个差分信号MOD，以控制全差分双模前置分频器在2N和2N+1分频模式间切换。
上述方案中，在所述最后一级2分频器的差分输出连接一个缓冲器，用于将差分信号转换为单端信号，该缓冲器的电源电压为标准数字电路的电源电压，能够实现与标准电压单端输入的数字电路模块的接口。
(三)有益效果
本发明提供的低功耗全差分双模前置分频器的优点是：
1、由于电路中所有模块都采用全差分的电路结构，使得整体电路在低电压下仍然能够工作在很高的频率，有效的降低了电路的动态功耗。
2、由于采用了不同结构的2分频器和与非门，从而实现了电路中静态功耗的合理利用，使得电路在功耗和性能上都满足设计要求；全差分的信号传输有效的抑制了电源和地的共模噪声。
3、利用模型仿真的结果显示，该结构的前置分频器所消耗的功耗是其它工作在相同频率下的前置分频器的10％到20％，有效的降低了低功耗锁相环频率综合器中其它模块的设计压力。
附图说明
下面结合附图及实施例对本发明作详细说明：
图1是本发明提出的低功耗全差分双模前置分频器结构框图；
图2是分频器工作在32分频模式下(N＝5)，电路各节点的波形图；
图3是分频器工作在33分频模式下(N＝5)，电路各节点的波形图；
图4是本发明采用的具有或非功能的全差分D触发器(Dff_nor2)实施电路图；
图5是本发明采用的工作在高频率下的全差分2分频器(Div2_HS)实施电路图；
图6是本发明采用的工作在低频率下的全差分2分频器(Div2_LP)实施电路图；
图7是本发明采用的工作在不同频率下的全差分与非门实施电路图：
(a)工作在高频率下的与非门(Nand2_HS)，(b)工作在低频率下的与非门(Nand2_LP)；
图8是本发明采用的差分信号转换为单端信号的缓冲器(Buffer)实施电路图。
图1是本发明提出的低功耗全差分双模前置分频器结构框图；
图2是分频器工作在32分频模式下(N＝5)，电路各节点的波形图；
图3是分频器工作在33分频模式下(N＝5)，电路各节点的波形图；
图4是本发明采用的具有或非功能的全差分D触发器(Dff_nor2)实施电路图；
图5是本发明采用的工作在高频率下的全差分2分频器(Div2_HS)实施电路图；
图6是本发明采用的工作在低频率下的全差分2分频器(Div2_LP)实施电路图；
图7是本发明采用的工作在不同频率下的全差分与非门实施电路图：
(a)工作在高频率下的与非门(Nand2_HS)，(b)工作在低频率下的与非门(Nand2_LP)；
图8是本发明采用的差分信号转换为单端信号的缓冲器(Buffer)实施电路图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
本发明提出的这种低功耗全差分双模前置分频器，首先利用全差分的具有或非逻辑功能的D触发器实现了一个2/3分频的模块；其次，通过在2/3分频模块的基础上串接全差分的2分频器和与非门的方法实现了2N或2N+1的双模分频。本发明利用串接的级数的不同，可实现不同N值的双模分频。而根据电路中模块的工作频率的不同，本发明分别采用了两种结构的2分频器和与非门电路以实现电路性能与功耗的折中。本发明通过采用一个差分输入单端输出的缓冲器，实现了该前置分频器与标准电压单端输入的数字模块的接口。
图1是本发明提出的低功耗全差分双模前置分频器的结构框图。该全差分双模前置分频器由一个全差分2/3分频器、N-1级串联的全差分2分频器列和N-1级串联的全差分与非门列构成，全差分2/3分频器的输出与N-1级全差分2分频器串接，全差分2/3分频器的输入与N-1级全差分与非门串接，实现2N或2N+1的双模分频，N为自然数。
其中全差分2/3分频器由两个具有或非逻辑功能的高速全差分D触发器构成，该D触发器具有两个差分数据输入端A和B以及一个差分时钟输入CLK，当时钟下降沿到来时，D触发器将输出A和B的或非逻辑。这两个D触发器的时钟输入为整个全差分双模前置分频器的信号输入。全差分2/3分频器的输出串接了N-1级全差分2分频器，全差分2/3分频器的输入串接了N-1级全差分与非门，以实现2N或2N+1的双模分频。可以根据设计的需要任意的改变N的具体数值。在串联的全差分2分频器和全差分与非门列中各采用了两种不同结构的电路：工作在高频率下的2分频器(Div2_HS)和与非门(Nand2_HS)以及工作在低频率下的2分频器(Div2_LP)和与非门(Nand2_LP)。最后一级与非门的B输入端接入了一个差分信号MOD，以控制分频器在2N和2N+1分频模式间切换。最后一级2分频器的差分输出连接了一个缓冲器(Buffer)，以实现电平的抬升和差分信号转换为单端信号的功能。从而使分频器可以和标准电压单端输入的数字模块进行接口。
图2显示了当N＝5时，分频器工作在32分频模式下，电路内部信号随时间变化的波形。这里只显示了差分信号中的正信号端，而负信号端的波形与其完全反向。当MOD信号为逻辑0(即MOD_P为低电平，MOD_N为高电平)时，通过4级与非门的传输，使得fp端的信号为高电平，而或非逻辑使得ctrlp端始终为低电平。这使得图1中左下角的D触发器(Dff_nor2)始终处在对输入信号IN进行2分频的工作模式下。再通过串联的4级2分频器实现了对输入信号进行32分频的功能。当MOD信号为逻辑1(即MOD_P为高电平，MOD_N为低电平)时，分频器将工作在33分频模式下。图3显示了在该模式下电路内部信号的波形。从波形可以看出，电路节点的电平变换大部分时间与图2相同。当dp1～dp5都为高电平的时候，ctrlp端将由于或非逻辑在IN_P信号的下降沿到来时变为高电平。此后的一个IN_P信号下降沿，由于或非的逻辑关系，dp1将不会产生电平的翻转。同时，ctrlp将变回低电平。而之后的32个IN_P信号周期，dp1信号将继续在每个IN_P的下降沿发生电平翻转，并带动dp2～dp5信号的翻转。从总体的效果来看，分频器对IN_P信号进行了33分频。由于dp1～dp5都是在其输入的下降沿发生翻转，这使得即使N的数量增加带来的信号延迟也不会影响电路的正确工作。所以该结构的双模前置分频器，能够实现任意自然数N的2N或2N+1分频。
图4是本发明采用的具有或非功能的D触发器的电路实现。它是由一个具有或非功能的全差分锁存器和一个普通全差分锁存器级连构成的。当时钟CLKP下降沿到来时，输出端将输出A、B端的或非逻辑。图中M3～M6四个下拉NMOS管的对称结构，使得A，B端成为对称的输入，所以A信号和B信号翻转时，对电路节点的充放电速度相同。电路采用电阻R1～R4作为上拉电路，使其能够提供足够的上拉电流，同时具有较小的节点电容。这使得D触发器即使在低电源电压下也能工作在很高的工作频率。
图5是本发明采用的工作在高频率下的2分频器(Div2_HS)。它的结构与图4中的D触发器相似，是一个输出与输入短接的D触发器。而M3，M6，M9，M12四个时钟输入管的栅极成为了2分频器的输入端。M1，M2管的栅极分别与输出OUT_N和OUT_P相接。该电路实现了以输入信号的下降沿作为触发沿的2分频功能。由于上拉电路仍然采用电阻，使得电路具有一定的静态电流，需要消耗一定的静态功耗。因而，当前置分频器的输入信号被前几级2分频器分频到较低频率以后，本发明采用了图6所示的2分频器(Div2_LP)对信号作进一步的分频。该分频采用了两组栅、漏交叉连接的PMOS管M13、M14和M15、M16来替代上拉电阻，从而消除了的电路在工作时的静态电流，节省了静态功耗。
图7是本发明采用的两种结构的全差分与非门电路实现。图7(a)为工作在高频率下的与非门电路(Nand2_HS)。图7(b)为工作在低频率下的与非门电路(Nand2_LP)。在前置分频器的整体设计中，两种与非门模块的采用，同2分频器一样，也是为了在电路性能和所消耗的静态功耗两者之间进行折中。
图8是本发明采用的差分信号转换为单端信号的输出缓冲器电路(Buffer)。该电路的电源电压为标准数字电路的电源电压。这样就实现了与标准电压单端输入的数字电路模块的接口。
本发明利用0.18μm CMOS工艺的仿真模型，对本发明进行了仿真验证。在仿真中除了缓冲器(Buffer)工作在1.8V电压下，其它电路模块都工作在1V电压下。电路输入信号IN的电压摆幅为1.2V。在ss的工艺角设置和90摄氏度的工作温度下，电路的工作上限频率最低。但本发明仍然能够对3GHz频率的输入信号进行双模分频。而在tt的工艺角设置和27摄氏度的工作温度下，当输入信号的频率为2.4GHz时，本发明只消耗了300uW的功耗。这只是用同等工艺实现的其它双模前置分频器，工作在同样条件下所消耗的功耗的10％到20％。因而在同样的电路性能下，本发明大大节省了电路所消耗的功耗。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
本发明提出的这种低功耗全差分双模前置分频器，首先利用全差分的具有或非逻辑功能的D触发器实现了一个2/3分频的模块；其次，通过在2/3分频模块的基础上串接全差分的2分频器和与非门的方法实现了2N或2N+1的双模分频。本发明利用串接的级数的不同，可实现不同N值的双模分频。而根据电路中模块的工作频率的不同，本发明分别采用了两种结构的2分频器和与非门电路以实现电路性能与功耗的折中。本发明通过采用一个差分输入单端输出的缓冲器，实现了该前置分频器与标准电压单端输入的数字模块的接口。
图1是本发明提出的低功耗全差分双模前置分频器的结构框图。该全差分双模前置分频器由一个全差分2/3分频器、N-1级串联的全差分2分频器列和N-1级串联的全差分与非门列构成，全差分2/3分频器的输出与N-1级全差分2分频器串接，全差分2/3分频器的输入与N-1级全差分与非门串接，实现2N或2N+1的双模分频，N为自然数。
其中全差分2/3分频器由两个具有或非逻辑功能的高速全差分D触发器构成，该D触发器具有两个差分数据输入端A和B以及一个差分时钟输入CLK，当时钟下降沿到来时，D触发器将输出A和B的或非逻辑。这两个D触发器的时钟输入为整个全差分双模前置分频器的信号输入。全差分2/3分频器的输出串接了N-1级全差分2分频器，全差分2/3分频器的输入串接了N-1级全差分与非门，以实现2N或2N+1的双模分频。可以根据设计的需要任意的改变N的具体数值。在串联的全差分2分频器和全差分与非门列中各采用了两种不同结构的电路：工作在高频率下的2分频器(Div2_HS)和与非门(Nand2_HS)以及工作在低频率下的2分频器(Div2_LP)和与非门(Nand2_LP)。最后一级与非门的B输入端接入了一个差分信号MOD，以控制分频器在2N和2N+1分频模式间切换。最后一级2分频器的差分输出连接了一个缓冲器(Buffer)，以实现电平的抬升和差分信号转换为单端信号的功能。从而使分频器可以和标准电压单端输入的数字模块进行接口。
图2显示了当N＝5时，分频器工作在32分频模式下，电路内部信号随时间变化的波形。这里只显示了差分信号中的正信号端，而负信号端的波形与其完全反向。当MOD信号为逻辑0(即MOD_P为低电平，MOD_N为高电平)时，通过4级与非门的传输，使得fp端的信号为高电平，而或非逻辑使得ctrlp端始终为低电平。这使得图1中左下角的D触发器(Dff_nor2)始终处在对输入信号IN进行2分频的工作模式下。再通过串联的4级2分频器实现了对输入信号进行32分频的功能。当MOD信号为逻辑1(即MOD_P为高电平，MOD_N为低电平)时，分频器将工作在33分频模式下。图3显示了在该模式下电路内部信号的波形。从波形可以看出，电路节点的电平变换大部分时间与图2相同。当dp1～dp5都为高电平的时候，ctrlp端将由于或非逻辑在IN_P信号的下降沿到来时变为高电平。此后的一个IN_P信号下降沿，由于或非的逻辑关系，dp1将不会产生电平的翻转。同时，ctrlp将变回低电平。而之后的32个IN_P信号周期，dp1信号将继续在每个IN_P的下降沿发生电平翻转，并带动dp2～dp5信号的翻转。从总体的效果来看，分频器对IN_P信号进行了33分频。由于dp1～dp5都是在其输入的下降沿发生翻转，这使得即使N的数量增加带来的信号延迟也不会影响电路的正确工作。所以该结构的双模前置分频器，能够实现任意自然数N的2N或2N+1分频。
图4是本发明采用的具有或非功能的D触发器的电路实现。它是由一个具有或非功能的全差分锁存器和一个普通全差分锁存器级连构成的。当时钟CLKP下降沿到来时，输出端将输出A、B端的或非逻辑。图中M3～M6四个下拉NMOS管的对称结构，使得A，B端成为对称的输入，所以A信号和B信号翻转时，对电路节点的充放电速度相同。电路采用电阻R1～R4作为上拉电路，使其能够提供足够的上拉电流，同时具有较小的节点电容。这使得D触发器即使在低电源电压下也能工作在很高的工作频率。
图5是本发明采用的工作在高频率下的2分频器(Div2_HS)。它的结构与图4中的D触发器相似，是一个输出与输入短接的D触发器。而M3，M6，M9，M12四个时钟输入管的栅极成为了2分频器的输入端。M1，M2管的栅极分别与输出OUT_N和OUT_P相接。该电路实现了以输入信号的下降沿作为触发沿的2分频功能。由于上拉电路仍然采用电阻，使得电路具有一定的静态电流，需要消耗一定的静态功耗。因而，当前置分频器的输入信号被前几级2分频器分频到较低频率以后，本发明采用了图6所示的2分频器(Div2_LP)对信号作进一步的分频。该分频采用了两组栅、漏交叉连接的PMOS管M13、M14和M15、M16来替代上拉电阻，从而消除了的电路在工作时的静态电流，节省了静态功耗。
图7是本发明采用的两种结构的全差分与非门电路实现。图7(a)为工作在高频率下的与非门电路(Nand2_HS)。图7(b)为工作在低频率下的与非门电路(Nand2_LP)。在前置分频器的整体设计中，两种与非门模块的采用，同2分频器一样，也是为了在电路性能和所消耗的静态功耗两者之间进行折中。
图8是本发明采用的差分信号转换为单端信号的输出缓冲器电路(Buffer)。该电路的电源电压为标准数字电路的电源电压。这样就实现了与标准电压单端输入的数字电路模块的接口。
本发明利用0.18μm CMOS工艺的仿真模型，对本发明进行了仿真验证。在仿真中除了缓冲器(Buffer)工作在1.8V电压下，其它电路模块都工作在1V电压下。电路输入信号IN的电压摆幅为1.2V。在ss的工艺角设置和90摄氏度的工作温度下，电路的工作上限频率最低。但本发明仍然能够对3GHz频率的输入信号进行双模分频。而在tt的工艺角设置和27摄氏度的工作温度下，当输入信号的频率为2.4GHz时，本发明只消耗了300uW的功耗。这只是用同等工艺实现的其它双模前置分频器，工作在同样条件下所消耗的功耗的10％到20％。因而在同样的电路性能下，本发明大大节省了电路所消耗的功耗。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。