半导体集成电路

摘要

在此公开了一种半导体集成电路，包括：用于存储数据的存储电路部分；和配置来用作存储电路部分以外的部分并不用于存储数据的非存储电路部分，其中，第二传导型半导体区(其包括为在所述非存储电路部分中采用的第一传导型晶体管创建的沟道)的第二传导型杂质浓度低于第二传导型半导体区(其包括为在所述存储电路部分中采用的第一传导型晶体管创建的沟道)的第二传导型杂质浓度。

权利要求

1.一种半导体集成电路，包括：

用于存储数据的存储电路部分；和

非存储电路部分，提供来用作所述存储电路部分以外的部分，且不用于存储数据，其中，包括为在所述非存储电路部分中采用的第一传导型晶体管创建的沟道的第二传导型半导体区的第二传导型杂质浓度低于包括为在所述存储电路部分中采用的第一传导型晶体管创建的沟道的第二传导型半导体区的第二传导型杂质浓度，和其中，所述非存储电路部分包括：组合逻辑电路，具有由所述组合逻辑电路的输入逻辑值的组合确定的输出逻辑值；

顺序逻辑电路，具有作为沿时间轴的变化的、由所述顺序逻辑电路的输入逻辑值展现的变化而确定的输出逻辑值，和包括为在所述组合逻辑电路中采用的第一传导型晶体管创建的沟道的第二传导型半导体区的第二传导型杂质浓度低于所述包括为在所述存储电路部分中采用的第一传导型晶体管创建的沟道的第二传导型半导体区的第二传导型杂质浓度，且低于包括为在所述顺序逻辑电路中采用的第一传导型晶体管创建的沟道的第二传导型半导体区的第二传导型杂质浓度。

2.一种半导体集成电路，包括：

用于存储数据的存储电路部分；和

非存储电路部分，提供来用作所述存储电路部分以外的部分，且不用于存储数据，其中，包括为在所述非存储电路部分中采用的第一传导型晶体管创建的沟道的第二传导型半导体区的第二传导型杂质浓度低于包括为在所述存储电路部分中采用的第一传导型晶体管创建的沟道的第二传导型半导体区的第二传导型杂质浓度，和其中，所述非存储电路部分包括：触发电路，具有作为沿时间轴的变化的、由所述触发电路的输入逻辑值展现的变化而确定的输出逻辑值；

时钟产生电路，配置来向所述触发电路提供时钟信号；

包括为在所述时钟产生电路中采用的第一传导型晶体管创建的沟道的第二传导型半导体区的第二传导型杂质浓度低于所述包括为在所述存储电路部分中采用的第一传导型晶体管创建的沟道的第二传导型半导体区的第二传导型杂质浓度，且低于包括为在所述触发电路中采用的第一传导型晶体管创建的沟道的第二传导型半导体区的第二传导型杂质浓度。

3.根据权利要求2的半导体集成电路，其中

所述时钟产生电路具有缓冲电路，配置来形成所述时钟脉冲的波形；和包括为在包含于所述时钟产生电路之内的电路中至少所述缓冲电路中采用的第一传导型晶体管创建的沟道的第二传导型半导体区的第二传导型杂质浓度低于所述包括为在所述存储电路部分中采用的第一传导型晶体管创建的沟道的第二传导型半导体区的第二传导型杂质浓度，且低于包括为在所述触发电路中采用的第一传导型晶体管创建的沟道的第二传导型半导体区的第二传导型杂质浓度。

4.根据权利要求2的半导体集成电路，其中

所述非存储电路进一步具有控制信号产生电路，配置来至少将清除信号和预置信号之一提供给所述触发电路；和包括为在所述时钟产生电路中采用的第一传导型晶体管创建的沟道的第二传导型半导体区的第二传导型杂质浓度以及包括为在所述控制信号产生电路中采用的第一传导型晶体管创建的沟道的第二传导型半导体区的第二传导型杂质浓度都低于包括为在所述存储电路部分中采用的第一传导型晶体管创建的沟道的第二传导型半导体区的第二传导型杂质浓度，且低于包括为在所述触发电路中采用的第一传导型晶体管创建的沟道的第二传导型半导体区的第二传导型杂质浓度。

5.根据权利要求4的半导体集成电路，其中

所述控制信号产生电路具有缓冲电路，配置来形成所述清除信号的波形和所述预置信号的波形；和包括为在包含于所述控制信号产生电路之内的电路中至少所述缓冲电路中采用的第一传导型晶体管创建的沟道的第二传导型半导体区的第二传导型杂质浓度低于所述包括为在所述存储电路部分中采用的第一传导型晶体管创建的沟道的第二传导型半导体区的第二传导型杂质浓度，且低于包括为在所述触发电路中采用的第一传导型晶体管创建的沟道的第二传导型半导体区的第二传导型杂质浓度。

6.一种半导体集成电路，包括：

用于存储数据的存储电路部分；和

非存储电路部分，提供来用作所述存储电路部分以外的部分，且不用于存储数据，其中，包括为在所述非存储电路部分中采用的第一传导型晶体管创建的沟道的第二传导型半导体区的第二传导型杂质浓度低于包括为在所述存储电路部分中采用的第一传导型晶体管创建的沟道的第二传导型半导体区的第二传导型杂质浓度，和其中，所述非存储电路部分包括：触发电路，具有作为沿时间轴的变化的、由所述触发电路的输入逻辑值展现的变化而确定的输出逻辑值；

控制信号产生电路，配置来向所述触发电路提供清除信号和预置信号的至少其中之一；和包括为在所述控制信号产生电路中采用的第一传导型晶体管创建的沟道的第二传导型半导体区的第二传导型杂质浓度低于所述包括为在所述存储电路部分中采用的第一传导型晶体管创建的沟道的第二传导型半导体区的第二传导型杂质浓度，且低于包括为在所述触发电路中采用的第一传导型晶体管创建的沟道的第二传导型半导体区的第二传导型杂质浓度。

7.根据权利要求6的半导体集成电路，其中

所述控制信号产生电路具有缓冲电路，配置来形成所述清除信号的波形和所述预置信号的波形；和包括为在包含于所述控制信号产生电路之内的电路中至少所述缓冲电路中采用的第一传导型晶体管创建的沟道的第二传导型半导体区的第二传导型杂质浓度低于所述包括为在所述存储电路部分中采用的第一传导型晶体管创建的沟道的第二传导型半导体区的第二传导型杂质浓度，且低于包括为在所述触发电路中采用的第一传导型晶体管创建的沟道的第二传导型半导体区的第二传导型杂质浓度。

8.一种半导体集成电路，包括：

用于存储数据的存储电路部分；和

非存储电路部分，提供来用作所述存储电路部分以外的部分，且不用于存储数据，其中，包括为在所述非存储电路部分中采用的第一传导型晶体管创建的沟道的第二传导型半导体区的第二传导型杂质浓度低于包括为在所述存储电路部分中采用的第一传导型晶体管创建的沟道的第二传导型半导体区的第二传导型杂质浓度，和其中，包括为在所述存储电路部分中采用的第一传导型晶体管创建的沟道的所述第二传导型半导体区是第一阱；

包括为用在所述非存储电路部分中采用的第一传导型晶体管创建的沟道的所述第二传导型半导体区是第二阱；和所述第二阱的第二传导型杂质浓度低于所述第一阱的第二传导型杂质浓度。

9.一种半导体集成电路，包括：

用于存储数据的存储电路部分；和

非存储电路部分，提供来用作所述存储电路部分以外的部分，且不用于存储数据，其中，包括为在所述非存储电路部分中采用的第一传导型晶体管创建的沟道的第二传导型半导体区的第二传导型杂质浓度低于包括为在所述存储电路部分中采用的第一传导型晶体管创建的沟道的第二传导型半导体区的第二传导型杂质浓度，和其中，包括为在所述存储电路部分中采用的第一传导型晶体管创建的沟道的所述第二传导型半导体区和包括为在所述非存储电路部分中采用的第一传导型晶体管创建的沟道的所述第二传导型半导体区的每一个都是第二传导型阱；

在所述第二传导型阱中用作所述沟道的部分是以第一传导型杂质反掺杂的，在此，所述第二传导型阱用作包括为在所述非存储电路部分中采用的第一传导型晶体管创建的沟道的所述第二传导型半导体区；和用作包括为在所述存储电路部分中采用的第一传导型晶体管创建的沟道的所述第二传导型半导体区的所述第二传导型阱是没有反掺杂的。

说明书

半导体集成电路

技术领域

[0001] 本发明涉及具有存储电路部分和非存储电路部分的集成电路。

背景技术

[0002] 伴随着LSI(大规模集成电路)的小型化，LSI的功能已经更加先进了，LSI的集成规模增加了，且LSI的功率消耗减少了。但是，尤其是由于较低的电源电压引起的较小量的信号电荷，LSI所展现的灵敏度(作为对辐射光的灵敏度)提高了。然而，令人担心的是，由辐射光引起的软差错(soft-error)产生的概率也急剧增加。

[0003] 通常，由辐射光引起的软差错的产生会导致这样一个问题，这就是在辐射光照射到存储器件上时，存储在如像DRAM(动态随机存取存储器)或SRAM(静态随机存取存储器)之类的存储器件中的数据会从存储器件中不需要地丢失。从存储器件上丢失的存储数据是被称为SEC(单事件失常(upset))的偶然故障。

[0004] 在这种类型的故障事件中，并没有损坏存储器件本身。然而，损坏和丢失了存储在存储器件中的数据。为了将这样的软差错和硬差错(它起因于出现在器件中的故障)区分开来，特意使用了“软差错”这个术语。

[0005] 目前，在器件的可靠性很重要的情况之下，将在电路级上的差错避免技术用作为防止SEU的应对措施。其可靠性很重要的器件的例子是LSI和半导体电路。差错避免技术的典型例子是ECC(差错检查和校正)技术，该技术使用如像奇偶检验位之类的检错码。

[0006] 随着存储器件小型化的进展，存储器件的工作电压也变得更低，产生软差错的概率也随之增加。这样，在未来，防止产生软差错的应对措施就成为必不可少的了。

[0007] 但是，如果增添了用于编码和解码如像奇偶检验位这样的检错码的ECC电路，LSI的面积就增加了，且由于需要常常进行比较，因此不可避免地会牺牲存取速度。此外，不能再忽略SET(单事件瞬变)的产生。SET是在逻辑电路器件中产生的软差错，而此逻辑电路器件并不是上述的存储器件。

[0008] 此外，与存储器件不同，为了防止在逻辑电路器件中出现SET，就不可能基于利用奇偶检验位等的ECC电路来让所设计的逻辑电路器件采用差错避免技术。

[0009] 这样，为了防止在逻辑电路中出现SET，除了使逻辑电路成为冗余的(redundant)之外，并无其它选择。在此情况下，必须常常比较由构成逻辑电路所需的附加电路输出的逻辑值和由原始的逻辑电路输出的逻辑值。

[0010] 为了使逻辑电路成为冗余的并经常比较由构成逻辑电路所需的附加电路输出的逻辑值和由原始的逻辑电路输出的逻辑值，必须创建两到三个原始的主逻辑电路。此外，还必须分别由两到三个原始的主逻辑电路来准备供比较用的电路。

[0011] 这样，就不可避免地增加逻辑电路期间的芯片面积，而且制造芯片的费用也会不需要地突然上升。结果，功耗也会不需要地增加，经常的比较也会不可避免地损害逻辑电路器件的性能。

[0012] 由于上述的原因，如果向需要展现高稳定性特性的LSI提供这样一种技术，能使逻辑电路成为冗余的，并能经常比较由构成逻辑电路所需要的附加电路输出的逻辑值和由原始的逻辑电路输出的逻辑值，则增加了的LSI芯片的面积不需要地抵消了上述的通过小型化得到的优点。

[0013] 此外，在不太需要LSI展现这种高可靠性特征的情况下，完全可能的是，随着小型化的进展，在这样的LSI的应用中，不再能容忍因小型化的进一步进展而引起的未解决的问题。在这样的情况下，由于LSI的小型化而产生的较高的性能和较低的制造成本就会受到瓶颈的限制，这个瓶颈是由防止辐射光引起软差错的应对措施而生成的。

[0014] 如上所述，将限制加到避免电路级上的软差错的方法上。这样，为了进一步减少由于小型化而产生的制造成本和功耗，必须采取应对措施来避免产生器件级上的软差错。

[0015] 在如像日本专利特开No.2007-073709这样的文件中，公开了通过改变晶体管的模式来建立SET应对措施的技术。

发明内容

[0016] 在某些情况下，通过改变晶体管模式而得到的效果也是有限的。所以，必须在器件级上采取有效的应对措施。

[0017] 本发明的发明者采用特别能够有效避免SET的应对措施革新了半导体集成电路。

[0018] 根据本发明的实施例的半导体集成电路使用了存储电路部分和非存储电路部分，前者用于存储数据的，后者被设置以用作除了存储电路部分之外的部分，并且不用来存储数据。

[0019] 在半导体集成电路中，第二传导型半导体区(其包含为在非存储电路部分中采用的第一传导型晶体管创建的沟道)的第二传导型杂质浓度低于第二传导型半导体区(其包含为在存储电路部分中采用的第一传导型晶体管创建的沟道)的第二传导型杂质浓度。

[0020] 在根据另一个实施例的非存储电路部分的配置中，非存储电路部分包括组合逻辑电路和顺序逻辑电路。在这样的结构中，将组合逻辑电路的第二传导型半导体区的第二传导型杂质浓度降低到低于存储电路部分和顺序逻辑电路的第二传导型杂质浓度的水平。

[0021] 在根据另一个实施例的非存储电路部分的另一配置中，非存储电路部分包括触发器电路和配置来用于向触发电路提供时钟信号的时钟产生电路。在这样的配置中，将时钟产生电路的第二传导型半导体区的第二传导型杂质浓度降低到低于存储电路部分和触发电路的第二传导型杂质浓度的水平。

[0022] 在根据又一个实施例的非存储电路部分的另一配置中，非存储电路部分包括触发电路、时钟产生电路和配置来向触发电路提供清除信号和预置信号的至少其中之一的控制信号产生电路。在这样的配置中，将控制信号产生电路的第二传导型半导体区的第二传导型杂质浓度和时钟产生电路的第二传导型半导体区的第二传导型杂质浓度降低到低于存储电路部分和触发电路的第二传导型杂质浓度的水平。

[0023] 时钟产生电路包括缓冲电路，配置来形成由时钟产生电路产生的时钟信号的波形。根据相同的方式(token)，控制信号产生电路包括缓冲电路，配置来形成由控制信号产生电路产生的清除信号和/或预置信号的波形。在此情况下，最好将第二传导型半导体区(其包括为至少在缓冲电路中采用的第一传导型晶体管创建的沟道)的第二传导型杂质浓度降低到低于存储电路部分和触发电路的第二传导型杂质浓度的水平。

[0024] 在上述的配置中，在辐射光照射到半导体集成电路上时，就产生了大量的电子和大量的空穴。例如，让第一传导型晶体管为N-沟道型晶体管并让第二传导型是P型。

[0025] 在此情况下，具体地说，在具有高电位的漏极侧上，所产生的电子会降低漏极的电位。然而，在N-沟道型晶体管中存在的寄生双极晶体管的基极上出现的电位会由于辐射光的入射而产生的空穴的积累而升高。应当注意的是，寄生双极晶体管的基区是第二传导型半导体区(其包括为晶体管创建的沟道)的第二传导型杂质区，然而，在上述实施例的情况下，第二传导型是P型。由于此时在P-型杂质区中的杂质浓度相对较低，寄生双极晶体管就能轻易地进入到导通状态。这样，在漏极收集由于辐射光的入射而产生的大量电子并降低漏极电位之前，进入到导通状态的寄生双极晶体管就将电子立即排挤到源极侧。

[0026] 因此，可能采用特别能够有效避免SET的应对措施来提供半导体集成电路。

附图说明

[0027] 通过下面参照附图给出的优选实施例的描述，本发明上述的和其他的创新及特点将会变得更加清楚，其中：

[0028] 图1是简略的框图，该图示出了根据第一实施例的半导体集成电路；

[0029] 图2A到图2C是多个说明性的电路图，每个图都示出了进行操作的SRAM单元的典型配置，在所进行的操作中，由于辐射光的入射而产生了差错。

[0030] 图3是简略的说明性的截面图，该图示出了进行受辐射光入射影响的操作的晶体管。

[0031] 图4A和图4B是多个说明性的电路图，每个图都示出了用作缓冲电路的基本配置的反向器(inverter)的串行连接。

[0032] 图5A和图5B是多个说明性的图例，该图示出了在两个级(stage)配备的反向器的串行连接以及表示模拟比较反向器的输出的结果的曲线图。

[0033] 图6是横截面图，该图示出了其中创建了寄生双极晶体管的MIS晶体管。

[0034] 图7A和图7B是多个能带图，该图示出了由于所采取的应对措施而得到的差异。

[0035] 图8A和图8B是表示模拟结果的多个图例，该模拟结果指示由于所采取的应对措施而得到的基区宽度的差异。

[0036] 图9是曲线图，该图对在应对措施之前的(常规的)状态和在应对措施之后的状态中的SET的产生率作了比较。

[0037] 图10是简略的框图，该图示出了根据第二实施例的半导体集成电路。

[0038] 图11示出了在第二实施例中将组合逻辑电路连接到触发电路上的典型连接。

[0039] 图12是简略的框图，该图示出了根据第三实施例的半导体集成电路。

具体实施方式

[0040] 下面将参照上述的附图并按照如下安排的段落来说明本发明的优选的实施例：

[0041] 1.第一实施例

[0042] 本节说明采用用作存储电路部分的SRAM块和用作为非存储电路部分的逻辑电路块的半导体集成电路。

[0043] 2.第二实施例

[0044] 本节说明通过将非存储电路部分划分为是顺序(sequential)逻辑电路和组合(combinational)逻辑电路，并通过只将组合逻辑电路用作具有较低的沟道区浓度的电路部分，来从第一实施例得到的第二实施例，

[0045] 3.第三实施例

[0046] 本节说明通过将组合逻辑电路划分为逻辑处理部分和信号产生部分，并通过只将信号产生部分用作具有较低的沟道区浓度的电路部分，来从第二实施例得到的第三实施例。在此，信号产生部分是这样的一个部分，它为用在时序逻辑电路中的触发电路提供与存储与在触发电路中存储的数据异步的时钟信号和各种控制信号。

[0047] 4.改型

[0048] <1.第一实施例>

[0049] 软差错是由入射到组成LSI的半导体器件上的辐射光引起的差错。辐射光使得大的噪声电流瞬时流动，并使LSI电路中的逻辑反向。结果，软差错不可避免地引起错误输出的产生或不需要地引起进行不想要的操作。

[0050] 下面的说明将以下两种软差错区别开来，一种软差错是在用作用于存储数据的半导体器件部分的存储电路部分中产生的，另一种软差错是在用作不用于存储数据但用于传送数据的半导体器件部分的非存储电路部分中产生的。在下面的说明中，将在存储电路部分中产生的软差错称作为SEU(单事件失常)。另一方面，将在非存储电路部分中产生的软差错称作为SET(单事件瞬变(transient))。

[0051] 图1是简略的框图，该图示出了根据第一实施例的半导体集成电路200A。

[0052] 在图1的框图中所示的半导体集成电路200A具有SOC(硅上系统)芯片配置。如像在图1的框图中所示，SOC芯片通常包括用作存储电路部分的SRAM块201以及用作非存储电路部分的逻辑电路块202。

[0053] SRAM块201包括存储单元阵列，其是由大量的布置以形成矩阵的SRAM单元组成的，还包括用与控制存储单元阵列的操作的外围电路。然而，在任何图例中，并未具体示出SRAM块201的配置。在SRAM块201的内部，具体地说，在存储单元阵列中产生SEU。因此，令人担心的是，所产生的SEU会损坏存储在SRAM块201中的数据。

[0054] 图2A到图2C是多个说明性的电路图，每个图都示出了进行操作的SRAM单元100的典型配置，在所进行的操作中，由于辐射光的入射产生了差错。

[0055] 在图2A到图2C的电路图中所示的SRAM单元100是具有包含6个晶体管的配置的SRAM单元，其中的两个晶体管每个都是用作负载的P沟道型MOS晶体管。在下面的说明中，将两个P沟道型MOS晶体管中的每一个都简称为PMOS晶体管。

[0056] 如图2A中的电路图所示，SRAM单元100采用两个负载晶体管P1和P2，两个驱动晶体管N1和N2，以及两个转移晶体管N3和N4。两个负载晶体管P1和P2的每一个都是PMOS晶体管，而两个驱动晶体管N1和N2以及两个转移晶体管N3和N4中的每一个都是N沟道型的MOS晶体管。在下面的说明中，将每个N沟道型的MOS晶体管都简称为NMOS晶体管。

[0057] VDD1线是设置在电源电压Vdd的电源线，而VSS线是设置在基准电压(例如，地电压)的另一个电源线。将负载晶体管P1和驱动晶体管N1彼此线路连接(wire)，以便在VDD1线和VSS线之间形成级联(cascade)连接。利用相同的方式，将负载晶体管P2和驱动晶体管N2彼此线路连接，以便在VDD2线和VSS线之间形成级联连接。

[0058] 将负载晶体管P2的栅极和驱动晶体管N2栅极与存储节点ND1连接起来，在此，存储节点ND1用作将负载晶体管P1连接到驱动晶体管N1的连接点。用相同的方式，将负载晶体管P1的栅极和驱动晶体管N1栅极与存储节点ND2连接起来，在此，存储节点ND2用作将负载晶体管P2连接到驱动晶体管N2的连接点。

[0059] 将转移晶体管N3的源极和漏极之一连接到存储节点ND1，并将另一个电极连接到位线BL。将转移晶体管N3的栅极连接到字线WL。用相同的方式，将转移晶体管N4的源极和漏极之一连接到存储节点ND2，并将另一个电极连接到互补位线/BL。将转移晶体管N4的栅极也连接到字线WL。

[0060] 图3是简略的说明性的横截面图，该图示出了进行受到辐射光入射影响的操作的晶体管。在横截面图中所示的晶体管能够是在SRAM块201中包括的SRAM单元100中采用的第一传导型晶体管或者是在逻辑电路块202中采用的第一传导型晶体管。例如，在下面的说明中，假设第一传导型是N型。参照图A和图3中的图例，将SEU的产生说明如下。

[0061] 如图2A中的电路图所示，假设在辐射光入射之前，SRAM单元100用于存储在存储节点ND1的高电平位数据1以及在存储节点ND2的反向(低电平)位数据0。

[0062] 如上所述，当辐射光射到存储位数据片段的SRAM单元100时，驱动晶体管N1和驱动晶体管N2将特别受到光入射的很多影响。

[0063] 更具体地说，下面的描述说明了在此实施例的情况下，辐射光的入射对驱动晶体管N1进行的操作的影响，该驱动晶体管N1具有作为N型的第一传导类型。

[0064] 上述的位数据是在辐射光入射前出现在位线BL上的数据。下面的描述说明了对于1的位数据，辐射光对在SRAM单元100中采用的驱动晶体管N1进行的操作的影响。然而，如果用词组“驱动晶体管N2”来替换在描述中所用的词组“驱动晶体管N1”，对于0的位数据而言，下面的描述也是成立的，反之，如果用词组“驱动晶体管N1”来替换在描述中所用的词组“驱动晶体管N2”，也是如此。

[0065] 令在图3的横截面图中所示的晶体管为驱动晶体管N1。如在图3的横截面图中所示，驱动晶体管N1具有源极区S、漏极区D和栅极区G。

[0066] 源极区S和漏极区D的每一个都是第一传导型(或N型)半导体区，其中掺杂了相对高的浓度的N-型杂质。在相反传导型(以下称为第二传导型或P型)的半导体区101中，创建每个源极区S和漏极区D。P型半导体区101是P型半导体衬底的一部分，或者是在半导体衬底中创建的P-型阱(well)(以下也简称为P阱)。此外，半导体区101也能是P-型的SOI(绝缘体上硅)层。

[0067] 将源极区S的电位固定在基准电压VSS上，而将漏极区D与存储节点ND1相连，并加以正偏压。(对于更多信息，请阅读者参考图2A的电路图)。

[0068] 栅电极G通过栅绝缘膜102暴露于位于源极区S和漏极区D之间的第二传导型半导体区101中。

[0069] 栅电极G与存储节点ND2相连接。如图2A的电路图所示，在辐射光射到SRAM单元100上时，栅电极G通过已处于导通状态下的驱动晶体管N2固定到与基准电压VSS相等的电位。

[0070] 如在图3的横截面图中所示，在加有正偏压的漏极侧上的耗尽层103D已扩展到在源侧上大于耗尽层103S的区域中。如果辐射光通过在漏极侧上的耗尽层103D，那么，沿着辐射光的入射路径就产生了每个由一个空穴和一个电子组成的空穴-电子对，进而，也沿着入射路径扩展耗尽层103D。即使某些电子与空穴复合，也生成了大量的、每个由没有彼此复合的空穴和电子组成的空穴-电子对。有些没有与电子复合的空穴被分散到第二传导型半导体区101中，而有些没有与空穴复合的电子则被吸引到漏极电场中并被移动到漏极区D。被漏极电场吸引的电子漂移到漏极区D。某些移动到漏极区D的电子扩散开来。这样，在漏极区D显现的电位就下降了。漏极电位的降低将由以下事实来补偿，这就是，负载PMOS晶体管P1的自偏压加强了在图2A的电路图中所示的负载PMOS晶体管P1的导通状态。由于辐射光的入射产生了大量的、每一由没有彼此复合的空穴和电子组成的空穴-电子对，但是，在某些情况下，不能补偿漏极电位的降低。

[0071] 在这样的情况下，如图2B中的电路图所示，存储在存储节点ND1中的数据进行从1到0的转换。这样，驱动晶体管N2就进行从导通状态到关断状态的转换，然而，负载晶体管P2进行从关断状态到导通状态的转换。结果，就产生了作为SEU的逻辑反向误差，该反向误差使最初存储在存储节点ND1中的数据反向。详细地说，如图2C中的电路图所示，所产生的SEU使数据0相反地存储在存储节点ND1中，并使数据1相反地存储在存储节点ND2中。

[0072] 作为这样的防止SEU的应对措施，希望将ECC电路添加到SRAM块201。ECC电路使用如奇偶检验位之类的检错码。然而，由ECC电路提供的、作为防止SEU软差错的应对措施的应对措施对于SET而言并非很有效。因此，在产生作为主要软差错的SET的逻辑电路块202上，由ECC电路提供的、作为防止SEU软差错的应对措施的应对措施只有很小的作用。

[0073] 由于上述的原因，在此实施例中，对于在图1的框图中所示的逻辑电路块202而言，需要采取下述的SET应对措施。

[0074] 如上所述，对于在图2A到图2C的电路图中所示的具有SRAM单元100的情况而言，在称为交叉耦合配置的基本配置中，在用作存储电路部分201的SRAM块201中采用的SRAM单元采用彼此连接的两个反向器。在基本的交叉耦合配置中，指定的反向器之一的输入与另外的转换器的输出相连接，而指定的反向器的输出与另外的转换器的输入相连接。在如像锁定电路(latchcircuit)之类的其它电路中，也采用了这样的基本的交叉耦合配置。

[0075] 下面，将要说明用作非存储电路部分的逻辑电路块202。通常，用作非存储电路部分的逻辑电路块202包括组合逻辑电路和时序逻辑电路。组合逻辑电路是具有输出逻辑值的电路，该输出逻辑值是由电路的输入逻辑值的组合确定的。另一方面，时序逻辑电路是具有输出逻辑值的电路，该输出逻辑值是由电路的输入逻辑值显现的、作为沿时间轴的变化的变化来确定的。下面将说明在组合逻辑电路中的SET的产生。

[0076] 图4A和图4B是多个电路图，每个都示出由反向器INV1和INV2的串联连接所组成的配置。在图4的每个电路图中所示的配置已知为组合逻辑电路的基本配置。如果在该基本配置中包含的反向器的数目是偶数，该基本结构就用作缓冲器。另一方面，如果在该基本配置中包含的反向器的数目是奇数，该基本配置就用作也被称为逻辑反向电路的反向器。除了有逻辑控制的作用之外，缓冲器和反向器在所发送的信号的波形的信息中也起作用。

[0077] 在下面的说明中，如果不必彼此区分反向器INV1和INV2的话，在图4A和图4B的每个电路图中所示的缓冲电路中采用的反向器INV1和INV2就用附图标记INV来表示。在每一个反向器INV中，NMOS晶体管MN和PMOS晶体管MP彼此串联连接。将NMOS晶体管MN的栅极和PMOS晶体管MP的栅极相连接，以形成反向器INV的输入节点。将PMOS晶体管MP连接到NMOS晶体管MN的连接点用作反向器INV的输出节点。

[0078] 如图4A的电路图中所示，在辐射光射到放在前级(front stage)的反向器INV1时，辐射光的入射对NMOS晶体管MN有特别大的影响，它降低了在NMOS晶体管MN的漏极显现的电位。此时，在PMOS晶体管MP的源极显现的电位也会下降。由于在PMOS晶体管MP的源极显现的电位固定在电源电压Vdd，但是，在PMOS晶体管MP的源极显现的电位几乎保持恒定。

[0079] 更详细地说，入射在反向器INV1上的辐射光使得在NMOS晶体管MN的漏极显现的电位下降，这正如前面已参考图3的横截面图所说明的那样。因此，如图4B的电路图所示，反向器INV1的输出偏移到负电平。当反向器INV1的输出偏移到负电平时，在PMOS晶体管MP的源极和漏极之间显现的电压上升了，从而强化了PMOS晶体管MP的导通状态。由于PMOS晶体管MP的强化了的导通状态补偿了由设置在电源电压Vdd的电源线提供的减少了的电荷量，因此，在很多情况下，反向器INV1的输出就从负电平上恢复。

[0080] 图5B是曲线图，该图示出了对分别在两个反向器INV1和INV2的输出节点1和2显现的信号的波形进行模拟比较的结果。图5A是与图4B的电路图相同的电路图。

[0081] 如在图5B的图中所示，由于上述的原因，在反向器INV1的输出节点1显现的信号的虚线波形表明电位瞬时下降到负电平，随后，在反向器INV1的输出节点1显现的信号就从瞬时下降到的负电平逐渐恢复。

[0082] 在向在下一级提供的反向器INV2提供由在节点1显现的信号波形示出的电位向负电平的下降时，如在反向器INV2的输出节点2显现的信号的实线波形指示的，不仅在输出节点2显现的信号被简单地反向，而且也创建了在输出节点2显现的信号的新波形。这样，反向器INV2就产生了输出信号，以便像所发送的、实际上是伪脉冲的正脉冲那样来起作用。在其后的级上，将该伪脉冲改造(reform)成具有近乎完整矩形波形的脉冲，以便在某些情况下，让随后产生的信号逻辑值能够不希望地不正确。

[0083] 由于在其它的反向器也产生这样的伪脉冲，这就产生了无数的伪脉冲，并按照彼此间移位很少位的定时来顺序发送。

[0084] 在具有用作基本配置的这样的两个反向器的组合逻辑电路中，所发送的逻辑值随时间而改变，因此，不能预测在某节点的逻辑。这样，就难于将基于ECC电路的纠错技术应用到组合逻辑电路。

[0085] 用于防止在上述的非存储电路(或者，尤其是其中逻辑值随时间而改变的组合逻辑电路这样的电路)中产生的软差错(或尤其是SET)的技术对于今后进一步小型化LSI的能力是至关重要的。

[0086] 微现象(microphenomenon)是在第一传导型区(在此实施例的情况下为N-型的漏极区D)显现的电位下降的现象。应当注意的是，微现象是作为SEU和SET共有的现象出现的。然而，在SEU的情况下，存在有用于在存储器中保持数据的反馈回路，使得只要不是故意地从存储器输出数据，由辐射光的入射引起的电位下降决不会向在下一级上提供的电路自然传递。然而，由于半导体存储单元的小型化正在取得令人注目的进步，因此，存储电路部分能够在对辐射光的入射较高的灵敏度产生SEU。这就是说，可以比SET造成的电荷量更小的电荷量来产生SEU。

[0087] 该实施例与防止如像SET这样的软差错的应对措施相关，只靠在电路级提供差错避免装置是特别难以消除这类软差错。即使可在电路级上提供差错避免装置作为防止SET的应对措施，但是，因此办法而遇到的冗余度会超出可容许的范围。

[0088] 更具体地说，使P-型半导体区101(其包括为在逻辑电路块202中采用的N-沟道型晶体管创建的沟道)的P-型杂质浓度低于P-型半导体区(其包括为在SRAM块201中采用的N-沟道型晶体管创建的沟道)的P-型杂质浓度。

[0089] 可以将上面的论述概括如下：

[0090] “使第二传导型半导体区(其包括为在非存储电路部分中采用的第一传导型晶体管创建的沟道)的第二传导型杂质浓度低于第二传导型半导体区(其包括为在存储电路部分中采用的第一传导型晶体管创建的沟道)的第二传导型杂质浓度”。

[0091] 可提供这样的配置，其中，通过将第二传导型半导体区101自已的浓度设置为小于标准浓度的值，来获得上述的相对低的第二传导型杂质浓度。

[0092] 另外的办法是，可能提供这样的配置，其中，在创建第二传导型半导体区101的处理之后，立即将第二传导型半导体区101的第二传导型杂质浓度设置为等于标准浓度的值。随后，通过进行反掺杂(counter doping)处理向第二传导型半导体区101中注入少许相反类型的杂质。从先前给出的说明中显而易见，在本实施例的情况下，第二传导型是P型，而相反的类型是N型。

[0093] 上述的标准浓度是根据所进行的处理的情况规定的浓度，从而为用作非存储电路部分的逻辑电路块202之外的电路中的仝部晶体管获得一致的阈值电压。逻辑电路块202之外的电路包括用作存储电路部分的SRAM块201。

[0094] 然而，应当注意的是，如果将第二传导型(P-型)半导体区101的P-型杂质浓度简单地设置为相对小的值，晶体管的阈值电压也会变低。另一方面，由于小型化的进展，令人担心的是，晶体管的低阈值电压会伴随有在晶体管中流动的较大的漏电流。

[0095] 为了解决在晶体管中流动的较大的漏电流问题，采用了阻止运行控制技术。称为电门(power-gate)技术，用这个技术来减少在晶体管中流动的漏电流的大小。另外的办法是，改变晶体管的器件参数以提高晶体管的阈值电压。例如，将用于制造晶体管栅电极的材料改变为另一种材料，并将在晶体管中采用的源极的杂质区的尺寸最佳化，这样，即使在将第二传导型半导体区101的第二传导型杂质浓度设置为相对小的数值时，也能创建其阈值电压没有下降到如此低的水平的晶体管。

[0096] 所希望的是，将第二传导型半导体区101的第二传导型(P-型)杂质浓度降低到一数量级的小的值，该数量级能容易地将MIS(金属绝缘体半导体)晶体管中的寄生双极晶体管置于导通状态。

[0097] 参照图6到图9中的图例，下面的描述将说明上述的寄生双极晶体管以及在寄生双极晶体管上的基极浓度减少效应。基极浓度减少效应是本发明提供的效应。

[0098] 图6是横截面图，该图示出了上述的、其中创建寄生双极晶体管的MIS晶体管。如图6的横截面图所示，在某些情况下，在MIS晶体管的衬底上(或阱中)生成寄生双极晶体管。在图6的横截面图中所示的N-沟道型MIS晶体管包括源极区S和漏极区D(它们每个都是N-型的半导体区)以及是P-型的第二传导型半导体区101。在这样的MIS晶体管中，可以创建NPN型的寄生双极晶体管。在此情况下，NPN型的双极晶体管包括用作集电极区的源极区S，用作发射极区的漏极区D和用作基极区的第二传导型半导体区101。

[0099] 在辐射光入射时，如果寄生双极晶体管处于导通状态下，那么，如图6的横截面图所示，在入射时处于导通状态下的寄生双极晶体管就能将会使在漏极区D显现的电位下降的电子驱动到源极区S。

[0100] 然而，当在第二传导型半导体区101上显现的电位上升的时候，普通的晶体管采用闩锁(latch-up)应对措施来防止将寄生双极晶体管置于导通状态。

[0101] 本发明的发明者发现了这样一个事实，这就是通过将第二传导型半导体区101的P-型浓度稍许降低到不影响闩锁应对措施的原始目的的数量级，或者降低到不减小阈值电压的数量级，就能对避免SET的产生起到大的作用。

[0102] 图7A和图7B是多个能带图，该图示出通过采用减少P-型浓度的应对措施而展现的避免SET的效果。图8A和图8B是表示模拟结果的多个图，这些模拟结果指示由于采用应对措施而得到的基极宽度差，图9是曲线图，该图示出了在应对措施前的状态(常规状态)和应对措施后的状态中的SET的产生率。

[0103] 通过减少第二传导型半导体区101的P-型浓度，如同图8A和8B的图例中示出的模拟结果所指示的那样，能够显著地减少基极宽度。在当代的、已充分小型化的集成规模的极小(infinitesimal)的MOS晶体管中，通过稍许降低第二传导型半导体区101的P-型浓度，耗尽层就会从源极和漏极显著地扩展到第二传导型半导体区101中。通过仅稍许降低第二传导型半导体区101的P-型浓度，就能将基极宽度降低到几分之一。

[0104] 图7A是能带图，该图示出了应对措施前的状态(常规状态)，图7B也是能带图，该图示出了应对措施后的状态。如像在图7A和图7B的能带图中所示的那样，在P-阱区(或基极区)中的电位垒下降了，在此，该P-阱区在应对措施前的状态中正好在发射极和集电极之间的栅极之下。

[0105] 由于这两个原因，这就是说，由于以下两个事实，即，使基极宽度减少到原来的几分之一，并且只通过稍许降低第二传导型半导体区101的P-型浓度来降低电位垒，就能将寄生双极晶体管置于导通状态。如图7B的能带图所示，利用置于导通状态的寄生双极晶体管，可以将由辐射光的入射而产生的电子从用作寄生双极晶体管的发射极的漏极区D，通过在晶体管中创建的沟道的方式，排挤到用作寄生双极晶体管的集电极的源极区S。另一方面，如图7B的能带图所示，空穴通过在衬底深侧(deep side)上的路径，通过用作基极的第二传导型半导体区101的方式，从用作集电极的源极区S流到用作发射极的漏极区D。

[0106] 如上所述，图9是曲线图，该图比较了在应对措施前的状态(常规状态)和应对措施后的状态中关于电源电压的SET的产生率。

[0107] 从上述的曲线图可知，通过稍许降低第二传导型半导体区101的P-型浓度，能够将SET的产生率降低两到三个数位。

[0108] 根据上述的实施例，导通寄生双极晶体管。寄生双极晶体管的基极是第二传导型半导体区101，它正好在第一传导型晶体管的栅极下，在此实施例的情况下，第一传导型晶体管是NMOS晶体管。利用导通的寄生双极晶体管，将流到NMOS晶体管的漏极中的电子排挤到NMOS晶体管的源极。

[0109] 将第二传导型半导体区101的P-型浓度预先设置在辐射光入射时易于导通寄生双极晶体管的这样一个低水平。

[0110] 更具体地说，为了提高寄生双极晶体管的性能，最好调整第二传导型半导体区101的沟道掺杂处理。另外的办法是，能够在第二传导型半导体区101上进行反掺杂处理。

[0111] 在创建NMOS晶体管的处理中，通常将受主掺杂到第二传导型半导体区101的表面部分(或沟道创建区)中。在许多情况下，为了将沟道放置在比具有许多缺陷的衬底表面更深一点的位置上，或者是为了调整晶体管的阈值电压，掺杂受主的处理是正常进行的已知处理。在本实施例的情况下，为了提高寄生双极晶体管的性能，通过将掺杂浓度设置在略微低于标准值的数值，来进行现有的受主掺杂处理。

[0112] 这样，既没有面积和性能的损失，也不用增加处理的数量和制造成本，就能有效地抑制尤其是像SET这样的软差错的产生。

[0113] 实际试验的结果指示，能够将软差错产生率减少两到三个数位。

[0114] 应当注意的是，已经检验了避免SET的效果，此外，通过调整沟道掺杂分布，也能实现避免SEU的效果。

[0115] 在此实施例中，将第二传导型半导体区(其包括为第一传导型晶体管创建的沟道)的第二传导型杂质浓度设置在相对低的水平的应对措施只应用于图1的框图中所示的非存储电路部分中，或者，具体地说，只应用于逻辑电路块202。这是因为，从器件整体上来看，不能指望能对SRAM起到浓度减少的作用。因此，就将该应对措施应用于对其该应对措施更为有效的电路部分。因此，本实施例的优点在于，能够最小化电路性能的变化的影响的能力，而不在于提供允许将本发明的该实施例应用于整个半导体集成电路200A的特点。

[0116] <2.第二实施例>

[0117] 第二实施例(以及下面将说明的第三实施例)为一种特定的情况提出了典型的半导体集成电路，在此情况下，希望进而限制应对措施的范围，以便将第二传导型半导体区(其包括为第一传导型晶体管创建的沟道)的第二传导型杂质浓度设置在比常规水平略低的水平。第二传导型半导体区用作为沟道创建区，该沟道创建区又用作在第一传导型晶体管中创建的寄生双极晶体管的基极区。

[0118] 图10是简略的框图，该图示出了根据第二实施例的半导体集成电路200B。

[0119] 图10的框图中所示的半导体集成电路200B包括在SOC芯片配置中的、用作存储电路部分的SRAM块201和用作非存储电路部分的逻辑电路块202，该SOC芯片自身的配置与在图1的框图中所示的配置相同。

[0120] 在第二实施例的情况下，在图10的框图中所示的半导体集成电路200B中采用的逻辑电路块202进一步包括典型地具有FF(触发)电路用作主配置部件的顺序逻辑电路202A以及典型地具有反向器INV用作主配置部件的组合逻辑电路202B。如在图4和图5B的电路图中所示，将反向器INV彼此串联连接。

[0121] 然而，在第二实施例的情况下，只有组合逻辑电路202B采用应对措施来将第二传导型半导体区(其包括为第一传导型晶体管创建的沟道)的第二传导型杂质浓度设置在比常规水平略低的水平。

[0122] 这是因为，在逻辑电路块202中，顺序逻辑电路202A具有如像触发电路FF这样的数据保持电路，并且数据保持电路的基本配置是多个反向逻辑门电路的组合，这就如像在图2A到图2C的电路图中所示的SRAM单元100的情况那样。在数据保持电路的基本配置中采用的反向逻辑门电路是各种逻辑转换式门电路，这类电路除了反向器以外，还有NAND门电路、NOR门电路和EOR门电路。因此，产生的是SEU而不是SET。由于上述的原因，对于顺序逻辑电路202A而言，使用应对手段来将第二传导型杂质浓度设置在比常规水平略低的水平的效果小。相应地，希望将本发明的第二实施例仅应用于逻辑电路块202中采用的组合逻辑电路202B，以用作几乎不采用数据保持电路的电路。

[0123] 图11示出了在第二实施例中将组合逻辑电路202B连接到顺序逻辑电路202A的触发电路FF的典型连接。

[0124] 在图11的图中所示的典型例子中，组合逻辑电路202B是用于进行某些想要的逻辑处理的电路。对于在这样的逻辑处理电路中的每个功能电路块而言，在功能电路块的输入、输出和/或级间(inter-stage)部分上配置了许多触发电路FF。

[0125] 向每个触发电路FF的时钟输入终端提供时钟信号。在图11中的图中，用符号“＞CK.”来表示每个触发电路FF的时钟输入终端。

[0126] 此外，也向每个触发电路FF提供各种控制信号。根据触发电路FF的类型，这些控制信号包括清除信号和预置信号，控制信号也可以包括启动信号。

[0127] 向触发电路FF提供的清除信号是用于复位触发电路FF的输出的信号。触发电路FF的输出是向在触发电路FF后面的级提供的组合逻辑电路202B的输入。提供给触发电路FF的预置信号是在想要向触发电路FF后面的下一级提供某个逻辑时使用的。预置信号也能用来分解逻辑输入和逻辑输出。启动信号是用来控制向其提供启动信号的触发电路FF的操作的信号。

[0128] 由于这样的配置，就可以在逻辑块之间发送的逻辑值的阵列中建立同步，并可在发送的过程中改变逻辑值。因此，为了进行正确的逻辑处理，通常采用这样的配置。

[0129] 如果将防止SET的应对措施应用于顺序逻辑电路202A中采用的触发电路FF，那么，预计会有由于不必要的改变而引起的大的缺点。

[0130] 由于上述的原因，只将防止SET的应对措施应用于组合逻辑电路202B，对于这样的组合逻辑电路，应对措施的作用是大的。

[0131] 在此，SET抑制本身与第一实施例中的类似。因此，防止SET的应对措施的效果也与第一实施例中的一样。

[0132] 应当注意的是，由于涉及明细逻辑电路202A是用于暂时存储数据的电路这个事实，因此，顺序逻辑电路202A(且具体地说，在逻辑电路202A中采用的触发电路FF)可被包含于存储电路部分的范围中。于是，第二实施例就成为使用与第一实施例相同的方式，将在非存储电路部分中的第二传导型杂质浓度设置在相对小的值的应对措施的典型例子。

[0133] <3.第三实施例>

[0134] 图12是简略的框图，该图示出了根据第三实施例的半导体集成电路200C。

[0135] 在图12的框图中所示的半导体集成电路200C包括在SOC芯片配置中的、用作存储电路部分的SRAM块201和用作为非存储电路部分的逻辑电路块202，在此，该SOC芯片配置本身与图1和图10的框图中所示的配置相同。

[0136] 在图12的框图中所示的半导体集成电路200B中采用的逻辑电路块202也包括典型地具有FF(触发)电路以用作主配置部件的顺序逻辑电路202A，还包括典型地具有反向器INV用作主配置部件的组合逻辑电路202B，这就如像具有图10的框图中所示的配置的情况那样。

[0137] 然而，在图12的框图所示的第三实施例的情况下，组合逻辑电路202B包括逻辑处理部分202B1和信号产生部分202B2。在图11的图例中，逻辑处理部分202B1是作为组合逻辑电路202B示出的，而信号产生部分202B2是用于向包含于顺序逻辑电路202A中的触发电路FF提供信号的电路部分。信号产生部分202B2是时钟产生电路或控制信号产生电路的典型例子。

[0138] 在第三实施例的情况下，只有包含于组合逻辑电路202B中的信号产生部分202B2采用应对措施来将第二传导型半导体区(其包括为第一传导型晶体管创建的沟道)的第二传导型杂质浓度设置在比常规水平略低的水平。

[0139] 这是因为，用于暂时存储数据的电路并非总是被排除在组合逻辑电路202B中采用的逻辑处理部分202B1之外，此外，在某些情况下，在组合逻辑电路202B中采用的逻辑处理部分202B1可以包括数据存储电路，该数据存储电路是通过组合许多逻辑处理门而创建的。另一方面，在许多情况下，如果具有减少或调整信号传递延迟的功能，信号产生部分202B2就主要是一组缓冲电路。这样，如果只将本发明应用于包含于组合逻辑电路202B中的信号产生部分202B2，本发明将显示最大的效果。

[0140] 如上所述，包含于组合逻辑电路202B中的信号产生部分202B2采用应对措施来将第二传导型半导体区(其包括为第一传导型晶体管创建的沟道)的第二传导型杂质浓度设置在比常规水平略低的水平。在应对措施本身不影响其它晶体管和其它电路的特性的范围内，要求设置相对低的浓度水平，在此水平上第二传导型杂质的浓度减少了。但是，如果没有将在其上第二传导型杂质浓度减少了的相对低水平提高到某个程度，在某些情况下，该防止SET的应对措施就可能是不足的。在这样的情况下，在第三实施例中，用作防止SET的应对措施的对象的每个电路部分就只限于应对措施能显示最大效果的电路部分。照此方式，就可能在以下两种努力之间建立平衡，一种努力是要想显示防止SET的应对措施的最大效果，另一种努力是要想避免应对措施对其它晶体管和其它电路的影响。

[0141] 信号产生部分202B2典型地是缓冲器，用于将时钟信号传播到在顺序逻辑电路202A中采用的触发电路FF，并且/或者用于将如清除信号和预置信号之类的异步信号传递到触发电路FF。这样的缓冲器是易于产生SET的。因此，根据第三实施例，通过将SET应对措施应用到缓冲器，就能使整个电路有效地容忍软差错。

[0142] 在此，SET抑制本身与第一实施例中的类似。因此，可能像第一实施例中的那样，显示出相同的SET应对措施的效果。

[0143] 此外，可能改变将第二传导型杂质浓度减低到相对低的值的程度。这就是说，信号产生部分202B2的杂质浓度减少最多，然后，将逻辑处理部分202B1的杂质浓度减少到这样的一数值，该数值大于已将信号产生部分202B2的杂质浓度降低到的数值。

[0144] <4.改型>

[0145] 由于本发明可应用于作为逻辑电路的最小单元的MIS晶体管，因此，可将本发明应用于几乎所有的每个都利用组合逻辑电路的逻辑电路。

[0146] 此外，在上述的第一到第三实施例中，用NMOS晶体管来作为例子，以便易于进行和易于了解说明。然而，按照由NMOS晶体管引起SET的产生的完全相同的方式，本发明对于由PMOS晶体管引起的SET也是有效的。这就是说，本发明也能用来避免或抑制由PMOS晶体管引起的SET的产生。器件技术决定了是否要应用本发明来避免和抑制在NMOS晶体管或在PMOS晶体管中SET的产生。此外，器件技术也决定了是否要应用本发明来避免和抑制在NMOS晶体管和PMOS晶体管两者之中SET的产生。

[0147] 此外，本发明将SRAM用作为存储电路部分的例子。然而，具有另一数据保持类型的存储器也能用来作为存储电路部分的例子。

[0148] 根据上述的第一到第三具体实施例以及上述的改型，尤其是在组合逻辑电路的情况下，极大地改进了软差错的容限。

[0149] 作为另一可供选择的应用，也能将本发明用作在产品中采用的应对手段的替代手段，以便得产品的电路器件更简单。因此，可以显著地减少产品采用的应对措施的成本，以用作防止软差错的应对措施。

[0150] 具体地说，在用于中继如时钟信号和清除信号之类的信号的缓冲电路的情况下，所产生的SET立即引起差错。因此，对于这样的缓冲电路而言，本发明的应用有着重要的意义。

[0151] 本申请包含与日本优先权专利申请JP 2009-012949所公开的内容相关的主题内容，该专利申请是在2009年1月23日在日本专利局中提交的，现将其全部内容通过引用归并于此。

[0152] 那些本领域技术人员应当了解的是，只要在所附的权利要求或其等效条款所规定的范围内，就可以根据设计要求和其它的因素进行各种修改、组合、部分组合和替换。