Ⅲ族氮化物电子器件及Ⅲ族氮化物半导体外延衬底

摘要

本发明的III族氮化物基异质结晶体管11a中，第二AlY1InY2Ga1-Y1-Y2N层1 5与第一Alx1Inx2Ga1-x1-x2N层13a形成异质结21。第一电极17在第一Alx1Inx2Ga1-x1-x2N层13a上形成肖特基结。第一Alx1Inx2Ga1-x1-x2N层13a及第二AlY1InY2Ga1-Y1-Y2N层15设置于衬底23上。电极17a、18a、19a各自包含源极、栅极及漏极。第一Alx1Inx2Ga1-x1-x2N层13a的碳浓度NC13小于1×1017cm-3。第二AlY1InY2Ga1-Y1-Y2N层15的位错密度D为1×108cm-2。通过异质结21，生成二维电子气层25。由此，提供低损耗的氮化镓基电子器件。

权利要求

1.一种III族氮化物电子器件，其特征在于，包括：第一AlX1InX2Ga1-X1-X2N层，其中，0＜X1＜1，0≤X2＜1，0＜X1+X2＜1；

与所述第一AlX1InX2Ga1-X1-X2N层形成异质结的第二AlY1InY2Ga1-Y1-Y2N层，其中，0≤Y1＜1，0≤Y2＜1，0≤Y1+Y2＜1；

设置于所述第一AlX1InX2Ga1-X1-X2N层上的第一电极；及设置于所述第一AlX1InX2Ga1-X1-X2N层上的第二电极，所述第一AlX1InX2Ga1-X1-X2N层位于所述第二AlY1InY2Ga1-Y1-Y2N层上，所述第一AlX1InX2Ga1-X1-X2N层的带隙大于所述第二AlY1InY2Ga1-Y1-Y2N层的带隙，

17 -3

所述第一AlX1InX2Ga1-X1-X2N层的碳浓度小于1×10 cm ，

8 -2

所述第二AlY1InY2Ga1-Y1-Y2N层的位错密度小于1×10cm ，所述第一电极在所述第一AlX1InX2Ga1-X1-X2N层上形成肖特基结。

2.一种III族氮化物电子器件，其特征在于，包括：第一AlX1InX2Ga1-X1-X2N层，其中，0＜X1＜1，0≤X2＜1，0＜X1+X2＜1；

与所述第一AlX1InX2Ga1-X1-X2N层形成异质结的第二AlY1InY2Ga1-Y1-Y2N层，其中，0≤Y1＜1，0≤Y2＜1，0≤Y1+Y2＜1；

设置于所述第一AlX1InX2Ga1-X1-X2N层上的第一电极；及设置于所述第一AlX1InX2Ga1-X1-X2N层上的第二电极，所述第一AlX1InX2Ga1-X1-X2N层位于所述第二AlY1InY2Ga1-Y1-Y2N层上，所述第一AlX1InX2Ga1-X1-X2N层的带隙大于所述第二AlY1InY2Ga1-Y1-Y2N层的带隙，

17 -3

所述第一AlX1InX2Ga1-X1-X2N层的硅浓度为1×10 cm 以上，

8 -2

所述第二AlY1InY2Ga1-Y1-Y2N层的位错密度小于1×10cm ，所述第一电极在所述第一AlX1InX2Ga1-X1-X2N层上形成肖特基结。

3.一种III族氮化物电子器件，其特征在于，包括：第一AlX1InX2Ga1-X1-X2N层，其中，0＜X1＜1，0≤X2＜1，0＜X1+X2＜1；

与所述第一AlX1InX2Ga1-X1-X2N层形成异质结的第二AlY1InY2Ga1-Y1-Y2N层，其中，0≤Y1＜1，0≤Y2＜1，0≤Y1+Y2＜1；

设置于所述第一AlX1InX2Ga1-X1-X2N层上的第一电极；及设置于所述第一AlX1InX2Ga1-X1-X2N层上的第二电极，所述第一AlX1InX2Ga1-X1-X2N层位于所述第二AlY1InY2Ga1-Y1-Y2N层上，所述第一AlX1InX2Ga1-X1-X2N层的带隙大于所述第二AlY1InY2Ga1-Y1-Y2N层的带隙，所述第一AlX1InX2Ga1-X1-X2N层的硅浓度大于所述第一AlX1InX2Ga1-X1-X2N层的碳浓度，

8 -2

所述第二AlY1InY2Ga1-Y1-Y2N层的位错密度小于1×10cm ，所述第一电极在所述第一AlX1InX2Ga1-X1-X2N层上形成肖特基结。

4.如权利要求3所述的III族氮化物电子器件，其特征在于，所述第一AlX1InX2Ga1-X1-X2N

17 -3

层的碳浓度为1×10 cm 以上。

5.如权利要求1至4中任一项所述的III族氮化物电子器件，其特征在于，所述第一AlX1InX2Ga1-X1-X2N层为AlGaN势垒层，该III族氮化物电子器件为异质结晶体管，

所述第一电极为所述异质结晶体管的栅极，

所述第二电极为所述异质结晶体管的漏极，

该III族氮化物电子器件还包括设置于所述第一AlX1InX2Ga1-X1-X2N层上的源极。

6.如权利要求5所述的III族氮化物电子器件，其特征在于，所述第二AlY1InY2Ga1-Y1-Y2N层包含GaN。

7.如权利要求1至4中任一项所述的III族氮化物电子器件，其特征在于，所述第一AlX1InX2Ga1-X1-X2N层为AlGaN层，该III族氮化物电子器件为肖特基势垒二极管，所述第一电极为所述肖特基势垒二极管的阳极，所述第二电极为所述肖特基势垒二极管的阴极。

8.如权利要求1至4中任一项所述的III族氮化物电子器件，其特征在于，还包括具有

8 -2

1×10cm 以下的位错密度的GaN衬底，所述第二AlY1InY2Ga1-Y1-Y2N层设置于所述GaN衬底上。

9.如权利要求8所述的III族氮化物电子器件，其特征在于，所述GaN衬底具有半绝缘性。

10.如权利要求1至4中任一项所述的III族氮化物电子器件，其特征在于，还包括具

8 -2

有1×10cm 以下的位错密度的GaN模板，所述第二AlY1InY2Ga1-Y1-Y2N层设置于所述GaN模板上。

11.一种III族氮化物半导体外延衬底，用于具有肖特基电极的III族氮化物电子器件，其特征在于，包括：衬底；

设置于所述衬底上的第一AlX1InX2Ga1-X1-X2N层，其中，0＜X1＜1，0≤X2＜1，0＜X1+X2＜1；及设置于所述衬底上、并与所述第一AlX1InX2Ga1-X1-X2N层形成异质结的第二AlY1InY2Ga1-Y1-Y2N层，其中，0≤Y1＜1，0≤Y2＜1，0≤Y1+Y2＜1，所述第二AlY1InY2Ga1-Y1-Y2N层设置于所述第一AlX1InX2Ga1-X1-X2N层与所述衬底之间，所述第一AlX1InX2Ga1-X1-X2N层的带隙大于所述第二AlY1InY2Ga1-Y1-Y2N层的带隙，

17 -3

所述第一AlX1InX2Ga1-X1-X2N层的碳浓度小于1×10 cm ，

8 -2

所述第二AlY1InY2Ga1-Y1-Y2N层的位错密度小于1×10cm 。

12.一种III族氮化物半导体外延衬底，用于具有肖特基电极的III族氮化物电子器件，其特征在于，包括：衬底；

设置于所述衬底上的第一AlX1InX2Ga1-X1-X2N层，其中，0＜X1＜1，0≤X2＜1，0＜X1+X2＜1；及设置于所述衬底上、并与所述第一AlX1InX2Ga1-X1-X2N层形成异质结的第二AlY1InY2Ga1-Y1-Y2N层，其中，0≤Y1＜1，0≤Y2＜1，0≤Y1+Y2＜1，所述第二AlY1InY2Ga1-Y1-Y2N层设置于所述第一AlX1InX2Ga1-X1-X2N层与所述衬底之间，所述第一AlX1InX2Ga1-X1-X2N层的带隙大于所述第二AlY1InY2Ga1-Y1-Y2N层的带隙，

17 -3

所述第一AlX1InX2Ga1-X1-X2N层的硅浓度为1×10 cm 以上，

8 -2

所述第二AlY1InY2Ga1-Y1-Y2N层的位错密度小于1×10cm 。

13.一种III族氮化物半导体外延衬底，用于具有肖特基电极的III族氮化物电子器件，其特征在于，包括：衬底；

设置于所述衬底上的第一AlX1InX2Ga1-X1-X2N层，其中，0＜X1＜1，0≤X2＜1，0＜X1+X2＜1；及设置于所述衬底上、且与所述第一AlX1InX2Ga1-X1-X2N层形成异质结的第二AlY1InY2Ga1-Y1-Y2N层，其中，0≤Y1＜1，0≤Y2＜1，0≤Y1+Y2＜1，所述第二AlY1InY2Ga1-Y1-Y2N层设置于所述第一AlX1InX2Ga1-X1-X2N层与所述衬底之间，所述第一AlX1InX2Ga1-X1-X2N层的带隙大于所述第二AlY1InY2Ga1-Y1-Y2N的带隙，所述第一AlX1InX2Ga1-X1-X2N层的硅浓度大于所述第一AlX1InX2Ga1-X1-X2N层的碳浓度，

8 -2

所述第二AlY1InY2Ga1-Y1-Y2N层的位错密度小于1×10cm 。

14.如权利要求13所述的III族氮化物半导体外延衬底，其特征在于，所述第一

17 -3

AlX1InX2Ga1-X1-X2N层的碳浓度为1×10 cm 以上。

15.如权利要求11至14中任一项的III族氮化物半导体外延衬底，其特征在于，所述第一AlX1InX2Ga1-X1-X2N层为AlGaN势垒层，所述III族氮化物电子器件是所述肖特基电极为栅极的异质结晶体管。

16.如权利要求11至14中任一项所述的III族氮化物半导体外延衬底，其特征在于，所述第一AlX1InX2Ga1-X1-X2N层为AlGaN层，所述III族氮化物电子器件是所述肖特基电极为阳极的横向肖特基势垒二极管。

17.如权利要求15所述的III族氮化物半导体外延衬底，其特征在于，所述第二AlY1InY2Ga1-Y1-Y2N层包含GaN。

18.如权利要求16所述的III族氮化物半导体外延衬底，其特征在于，所述第二AlY1InY2Ga1-Y1-Y2N层包含GaN。

19.如权利要求11至14中任一项所述的III族氮化物半导体外延衬底，其特征在于，

8 -2

所述衬底包含具有1×10cm 以下的位错密度的GaN衬底。

20.如权利要求19所述的III族氮化物半导体外延衬底，其特征在于，所述GaN衬底具有半绝缘性。

21.如权利要求11至14中任一项所述的III族氮化物半导体外延衬底，其特征在于，

8 -2

所述衬底包含具有1×10cm 以下的位错密度的GaN模板。

说明书

III族氮化物电子器件及III族氮化物半导体外延衬底

技术领域

[0001] 本发明涉及III族氮化物电子器件及III族氮化物半导体外延衬底。

背景技术

[0002] 非专利文献1中记载了异质结场效晶体管(HFET)。为了在氮化镓基HFET中获得高输出化，需要减少氮化镓基电子器件中产生的电流崩塌。作为使氮化镓基HFET以高频、大电流工作时产生的电流崩塌的产生原因之一，可以列举因来自栅极端的电场的影响而使电子在漏极附近的AlGaN区域中被捕获。当AlGaN表面的陷阱能级捕获电子时，二维电子气的浓度减小，导致输出的降低。非专利文献1中记载了在以+100V～-100V的范围通电的同时进行的电位分布的测定。根据该测定，显示出器件微小部分的电位分布，施加应力电压后，在AlGaN表面上产生因电子捕获而生成的负电位区域。从陷阱能级中释放电子的概率与肖特基电极的反向漏电流量相关，当改善该漏电流时，电流崩塌变得更加显著。

[0003] 非专利文献2中记载了在AlGaN/GaN异质结构场效晶体管中，表面的电荷负载(電荷チヤ一ジング)与电流崩塌之间存在相关性。

[0004] 非专利文献1：“窒化物半導体を用いた低消費電力型高周波デバイスの開発”プロジェクト最終成果報告会予稿集第84頁～85頁、平面KFMによるAlGaN/GaN HFETの電流コラプス解析(“使用氮化物半导体的低耗电型高频器件的开发”项目最终成果报告会草案集第84页～85页，利用平面KFM的AlGaN/GaN HFET的电流崩塌分析)

[0005] 非专利文献2：S.Sabuktagin et al.Appl.Phys.Lett.Vol.86，083506(2005)发明内容

[0006] 根据非专利文献1、2可知，电流崩塌的产生与电荷负载相关。另外，如非专利文献1所示，漏电流与电流崩塌存在相互权衡的关系。

[0007] 具体地来说明，为了制作低损耗的氮化镓基电子器件，在施加顺向偏压时需要抑制电流崩塌以降低串联电阻，并且同时需要降低反向泄漏。但是，由于采用了降低漏电流的工艺条件，电流崩塌的程度加重，导致串联电阻增大。相反，由于采用了降低电流崩塌的工艺条件，导致漏电流增大。即，它们存在权衡的关系。

[0008] 随着GaN基结晶的制作技术的进步，提供低位错密度的GaN晶片。另外，随着结晶生长技术的进步，也可以制作低位错密度的GaN模板。而且，可以在低位错密度的GaN晶片及GaN模板上，使用与在蓝宝石衬底或碳化硅衬底上生长GaN基结晶实质上相同的生长条件来制作低位错密度的GaN基结晶。由于GaN基结晶为低位错密度，因此氮化镓基电子器件中的漏电流变小。但是，结果却导致电流崩塌增大。

[0009] 本发明的目的在于提供电流崩塌降低的低损耗的III族氮化物电子器件，另外，本发明的目的在于提供适于III族氮化物电子器件的III族氮化物半导体外延衬底。

[0010] 本发明的一个方面的III族氮化物电子器件，包括：(a)第一AlX1InX2Ga1-X1-X2N(0＜X1＜1，0≤X2＜1，0＜X1+X2＜1)层、(b)与所述第一AlX1InX2Ga1-X1-X2N层形成异质结的第二AlY1InY2Ga1-Y1-Y2N(0≤Y1＜1，0≤Y2＜1，0≤Y1+Y2＜1)层、(c)设置于所述第一AlX1InX2Ga1-X1-X2N层上的第一电极、及(d)设置于所述第一AlX1InX2Ga1-X1-X2N层上的第二电极，且所述第一AlX1InX2Ga1-X1-X2N层位于所述第二AlY1InY2Ga1-Y1-Y2N层上，所述第一AlX1InX2Ga1-X1-X2N层的带隙大于所述第二AlY1InY2Ga1-Y1-Y2N层的带隙，所述第一17 -3
AlX1InX2Ga1-X1-X2N层的碳浓度小于1×10 cm ，所述第二AlY1InY2Ga1-Y1-Y2N层的位错密度小于
8 -2
1×10cm ，所述第一电极在所述第一AlX1InX2Ga1-X1-X2N层上形成肖特基结。

[0011] 本发明的另一方面的发明，是用于具有肖特基电极的III族氮化物电子器件的III族氮化物半导体外延衬底，其包括：(a)衬底、(b)设置于所述衬底上的第一AlX1InX2Ga1-X1-X2N(0＜X1＜1，0≤X2＜1，0＜X1+X2＜1)层、及(c)设置于所述衬底上、且与所述第一AlX1InX2Ga1-X1-X2N层形成异质结的第二AlY1InY2Ga1-Y1-Y2N(0≤Y1＜1，0≤Y2＜1，0≤Y1+Y2＜1)层，所述第二AlY1InY2Ga1-Y1-Y2N层设置于所述第一AlX1InX2Ga1-X1-X2N层与所述衬底之间，所述第一AlX1InX2Ga1-X1-X2N层的带隙大于所述第二AlY1InY2Ga1-Y1-Y2N层的带17 -3
隙，所述第一AlX1InX2Ga1-X1-X2N层的碳浓度小于1×10 cm ，所述第二AlY1InY2Ga1-Y1-Y2N层的
8 -2
位错密度小于1×10cm 。

[0012] 碳在氮化镓基半导体中起到捕获载流子的作用，因此，添加有碳的氮化镓基半导体中，漏电流降低。因此，利用碳的添加来降低漏电流。另一方面，根据该III族氮化物电子器件及III族氮化物半导体外延衬底，由于第二AlY1InY2Ga1-Y1-Y2N层的位错密度小于8 -2
1×10cm ，因此位错引起的漏电流十分低。因此，即使生长于其上的第一AlX1InX2Ga1-X1-X2N
17 -3
层的碳浓度低至小于1×10 cm ，漏电流的增加量也较小。第一AlX1InX2Ga1-X1-X2N层中，电子捕获的能级数减少。III族氮化物电子器件中，通过经由第一和第二电极而施加的电压，在
17 -3
所述陷阱能级捕获电子。但是，由于第一AlX1InX2Ga1-X1-X2N层的碳浓度小于1×10 cm ，因此捕获的电子数少，因此，电流崩塌的影响降低。

[0013] 本发明的一个方面的III族氮化物电子器件，包括：(a)第一AlX1InX2Ga1-X1-X2N(0＜X1＜1，0≤X2＜1，0＜X1+X2＜1)层、(b)与所述第一AlX1InX2Ga1-X1-X2N层形成异质结的第二AlY1InY2Ga1-Y1-Y2N(0≤Y1＜1，0≤Y2＜1，0≤Y1+Y2＜1)层、(c)设置于所述第一AlX1InX2Ga1-X1-X2N层上的第一电极、及(d)设置于所述第一AlY1InY2Ga1-Y1-Y2N层上的第二电极，所述第一AlX1InX2Ga1-X1-X2N层位于所述第二AlY1InY2Ga1-Y1-Y2N层上，所述第一AlX1InX2Ga1-X1-X2N层的带隙大于所述第二AlY1InY2Ga1-Y1-Y2N层的带隙，所述第一AlX1InX2Ga1-X1-X2N层的硅浓度为17 -3 8 -2
1×10 cm 以上，所述第二AlY1InY2Ga1-Y1-Y2N层的位错密度小于1×10cm ，所述第一电极在所述第一AlX1InX2Ga1-X1-X2N层上形成肖特基结。

[0014] 本发明的另一方面的发明，是用于具有肖特基电极的III族氮化物电子器件的III族氮化物半导体外延衬底，其包括：(a)衬底、(b)设置于所述衬底上的第一AlX1InX2Ga1-X1-X2N(0＜X1＜1，0≤X2＜1，0＜X1+X2＜1)层、及(c)设置于所述衬底上、且与所述第一AlX1InX2Ga1-X1-X2N层形成异质结的第二AlY1InY2Ga1-Y1-Y2N(0≤Y1＜1，0≤Y2＜1，0≤Y1+Y2＜1)层，所述第二AlY1InY2Ga1-Y1-Y2N层设置于所述第一AlX1InX2Ga1-X1-X2N层与所述衬底之间，所述第一AlX1InX2Ga1-X1-X2N层的带隙大于所述第二AlY1InY2Ga1-Y1-Y2N层的带17 -3
隙，所述第一AlX1InX2Ga1-X1-X2N层的硅浓度为1×10 cm 以上，所述第二AlY1InY2Ga1-Y1-Y2N层
8 -2
的位错密度小于1×10cm 。

[0015] 硅在氮化镓基半导体中起到提供载流子的作用，因此添加有硅的氮化镓基半导体中，氮化镓基半导体的电阻率降低。因此，位错密度大的氮化镓基半导体中，通过来自硅的载流子，产生较大的漏电流。另一方面，根据该III族氮化物电子器件及III族氮化物半导8 -2
体外延衬底，由于第二AlY1InY2Ga1-Y1-Y2N层的位错密度为1×10cm ，因此位错引起的漏电流
17 -3
十分低。因此，即使生长于其上的第一AlX1InX2Ga1-X1-X2N层的硅浓度大至1×10 cm 以上，漏电流的增加量也较小。因此，第一AlX1InX2Ga1-X1-X2N层中，在陷阱能级被捕获的电子的松弛时间变短。III族氮化物电子器件中，通过经由第一和第二电极施加的电压，在陷阱能级捕
17 -3
获电子。但是，由于第一AlX1InX2Ga1-X1-X2N层的硅浓度为1×10 cm 以上，因此施加电压消失后，被捕获的电子在短时间内退陷阱(デトラップ)，因此，电流崩塌的影响降低。

[0016] 本发明的一个方面的III族氮化物电子器件，包括：(a)第一AlX1InX2Ga1-X1-X2N(0＜X1＜1，0≤X2＜1，0＜X1+X2＜1)层、(b)与所述第一AlX1InX2Ga1-X1-X2N层形成异质结的第二AlY1InY2Ga1-Y1-Y2N(0≤Y1＜1，0≤Y2＜1，0≤Y1+Y2＜1)层、(c)设置于所述第一AlX1InX2Ga1-X1-X2N层上的第一电极、及(d)设置于所述第一AlX1InX2Ga1-X1-X2N层上的第二电极，所述第一AlX1InX2Ga1-X1-X2N层位于所述第二AlY1InY2Ga1-Y1-Y2N层上，所述第一AlX1InX2Ga1-X1-X2N层的带隙大于所述第二AlY1InY2Ga1-Y1-Y2N层的带隙，所述第一AlX1InX2Ga1-X1-X2N层的硅浓度大于所述第一AlX1InX2Ga1-X1-X2N层的碳浓度，所述第二AlY1InY2Ga1-Y1-Y2N层的位错密度小于8 -2
1×10cm ，所述第一电极在所述第一AlX1InX2Ga1-X1-X2N层上形成肖特基结。

[0017] 本发明的另一方面的发明，是用于具有肖特基电极的III族氮化物电子器件的III族氮化物半导体外延衬底，其包括：(a)衬底、(b)设置于所述衬底上的第一AlX1InX2Ga1-X1-X2N(0＜X1＜1，0≤X2＜1，0＜X1+X2＜1)层、及(c)设置于所述衬底上、且与所述第一AlX1InX2Ga1-X1-X2N层形成异质结的第二AlY1InY2Ga1-Y1-Y2N(0≤Y1＜1，0≤Y2＜1，0≤Y1+Y2＜1)层，所述第二AlY1InY2Ga1-Y1-Y2N层设置于所述第一AlX1InX2Ga1-X1-X2N层与所述衬底之间，所述第一AlX1InX2Ga1-X1-X2N层的带隙大于所述第二AlY1InY2Ga1-Y1-Y2N的带隙，所述第一AlX1InX2Ga1-X1-X2N层的硅浓度大于所述第一AlX1InX2Ga1-X1-X2N层的碳浓度，所述第二8 -2
AlY1InY2Ga1-Y1-Y2N层的位错密度小于1×10cm 。

[0018] 碳在氮化镓基半导体中起到捕获载流子的作用，因此添加有碳的氮化镓基半导体中，漏电流降低。因此，利用碳的添加来降低漏电流。另外，硅在氮化镓基半导体中起到提供载流子的作用，因此添加有硅的氮化镓基半导体中，氮化镓基半导体的电阻率降低。因此，位错密度大的氮化镓基半导体中，通过来自硅的载流子，产生较大的漏电流。另一方面，根据该III族氮化物电子器件及III族氮化物半导体外延衬底，由于第二AlY1InY2Ga1-Y1-Y2N层8 -2
的位错密度为1×10cm ，因此位错引起的漏电流十分低。因此，在第一AlX1InX2Ga1-X1-X2N层中，即使硅浓度大于碳浓度，漏电流的增加量也较小。另外，因碳捕获电子而导致的电流崩塌会因硅浓度比碳浓度大而降低。

[0019] 本发明的上述方面的III族氮化物电子器件、III族氮化物半导体外延衬底及III17 -3
族氮化物半导体衬底制品中，优选所述第一AlX1InX2Ga1-X1-X2N层的碳浓度为1×10 cm 以上。

[0020] 根据上述III族氮化物电子器件、III氮化物半导体外延衬底及III族氮化物半17 -3
导体衬底制品，在碳浓度为1×10 cm 以上的第一AlX1InX2Ga1-X1-X2N层中，形成由碳原子引起的多个电子陷阱能级且漏电流变小。通过以大于碳浓度的浓度调节硅的添加来调节第一AlX1InX2Ga1-X1-X2N层中的漏电流等。结果，由于电子捕获而产生的电流崩塌因浓度大于碳浓度的硅而降低。

[0021] 本发明的III族氮化物电子器件中，所述第一AlX1InX2Ga1-X1-X2N层为AlGaN势垒层，该III族氮化物电子器件为异质结晶体管，所述第一电极为所述异质结晶体管的栅极，所述第二电极为所述晶体管的漏极，该III族氮化物电子器件还包括设置于所述第一AlX1InX2Ga1-X1-X2N层上的源极。根据该III族氮化物电子器件，在异质结晶体管中，可避免漏电流大幅增加，同时可降低电流崩塌。

[0022] 本发明的III族氮化物电子器件、III族氮化物半导体外延衬底及III族氮化物半导体衬底制品中，所述第一AlX1InX2Ga1-X1-X2N层为AlGaN势垒层，所述III族氮化物电子器件为具有异质结的晶体管，所述肖特基电极为所述晶体管的栅极。根据该III族氮化物电子器件、III族氮化物半导体外延衬底及III族氮化物半导体衬底制品，可制作能避免漏电流大幅增加、同时能降低电流崩塌的异质结晶体管。

[0023] 本发明的III族氮化物电子器件、III族氮化物半导体外延衬底及III族氮化物半导体衬底制品中，所述第一AlX1InX2Ga1-X1-X2N层为AlGaN层，该III族氮化物电子器件为肖特基势垒二极管，所述第一电极为所述肖特基势垒二极管的阳极，所述第二电极为所述肖特基势垒二极管的阴极。根据该III族氮化物电子器件、III族氮化物半导体外延衬底及III族氮化物半导体衬底制品，在肖特基势垒二极管中，可避免漏电流大幅增加，同时可降低电流崩塌。另外，根据该III族氮化物半导体外延衬底，可制作能避免漏电流大幅增加、同时能降低电流崩塌的肖特基势垒二极管。

[0024] 本发明的上述方面的III族氮化物电子器件、III族氮化物半导体外延衬底及III族氮化物半导体衬底制品中，优选所述第二AlY1InY2Ga1-Y1-Y2N层包含GaN。根据III族氮化物电子器件及III族氮化物半导体衬底制品，可生长品质良好的GaN结晶，因此可降低漏电流。

[0025] 本发明的上述方面的III族氮化物电子器件、III族氮化物半导体外延衬底及III8 -2
族氮化物半导体衬底制品中，可还包括具有1×10cm 以下的位错密度的GaN衬底。优选所述第二AlY1InY2Ga1-Y1-Y2N层设置于所述GaN衬底上，所述第一AlX1InX2Ga1-X1-X2N层设置于所述第二AlY1InY2Ga1-Y1-Y2N层上。III族氮化物电子器件、III族氮化物半导体外延衬底及III族氮化物半导体衬底制品中，由于GaN衬底的位错密度小，因此位错引起的漏电流变小，但可降低电流崩塌。

[0026] 本发明的上述方面的III族氮化物电子器件、III族氮化物半导体外延衬底及III族氮化物半导体衬底制品中，所述GaN衬底可具有半绝缘性。根据III族氮化物电子器件、III族氮化物半导体外延衬底及III族氮化物半导体衬底制品，可提供具有良好高频特性的电子器件。

[0027] 本发明的上述方面的III族氮化物电子器件、III族氮化物半导体外延衬底及III8 -2
族氮化物半导体衬底制品，可还包括具有1×10cm 以下的位错密度的GaN模板。所述第二AlY1InY2Ga1-Y1-Y2N层设置于所述GaN模板上，所述第一AlX1InX2Ga1-X1-X2N层设置于所述第二AlY1InY2Ga1-Y1-Y2N层上。根据III族氮化物电子器件、III族氮化物半导体外延衬底及III族氮化物半导体衬底制品，由于GaN模板的位错密度小，因此位错引起的漏电流变小，但可降低电流崩塌。

[0028] 本发明的上述目的及其它目的、特征及优点，可根据参考附图进行的本发明的优选实施方式的以下详细记述来更容易地理解。

[0029] 发明效果

[0030] 如上所述，根据本发明，可提供电流崩塌降低且低损耗的III族氮化物电子器件。另外，根据本发明，可提供适于低损耗的III族氮化物电子器件的III族氮化物半导体外延衬底。

附图说明

[0031] 图1是示意地表示本实施方式的III族氮化物基异质结晶体管及用于具有肖特基电极的III族氮化物电子器件的III族氮化物半导体外延衬底的结构的图。

[0032] 图2是示意地表示本实施方式的III族氮化物基异质结晶体管的结构的图。

[0033] 图3是表示外延衬底的结构的图。

[0034] 图4是表示与碳添加相关的、漏电流密度与电流崩塌的关系的图表。

[0035] 图5是表示碳浓度与电流崩塌的关系的一览的图。

[0036] 图6是表示碳浓度与电流崩塌的关系的图表。

[0037] 图7是表示位错密度与漏电流密度的关系的图表。

[0038] 图8是表示与硅添加相关的、漏电流密度与电流崩塌的关系的图表。

[0039] 图9是表示与硅添加相关的、漏电流密度与电流崩塌的关系的一览的图。

[0040] 标记说明

[0041] 11、11a、11b、11c III族氮化物基电子器件

[0042] 13、13a、13b、13c 第一AlX1InX2Ga1-X1-X2N层

[0043] 15 第二AlY1InY2Ga1-Y1-Y2N层

[0044] 17 第一电极

[0045] 19 第二电极

[0046] 17a、18a、19a 电极

[0047] 21 异质结

[0048] 23 衬底

[0049] 25 二维电子气层

[0050] 31 外延衬底

[0051] 33 高电阻GaN衬底

[0052] 35 非掺杂GaN层

[0053] 37 Al0.25Ga0.75N层

[0054] E1、E2、E3、E4 III族氮化物半导体外延衬底

[0055] Nsi13 硅浓度

具体实施方式

[0056] 本发明的见解通过参考作为例示给出的附图来思考以下详细说明可以容易地理解。接着，参考附图对本发明的III族氮化物电子器件、III族氮化物半导体外延衬底及III族氮化物半导体衬底制品的实施方式进行说明。可能的情况下，同一部分使用同一符号。

[0057] 图1的(a)部分是表示本实施方式的III族氮化物电子器件、III族氮化物半导体外延衬底及III族氮化物半导体衬底制品的结构的图。III族氮化物电子器件11包括：第一AlX1InX2Ga1-X1-X2N(0＜X1＜1，0≤X＜1，0＜X1+X2＜1)层13(13a、13b、13c)、第二AlY1InY2Ga1-Y1-Y2N(0≤YI＜1，0≤Y2＜1，0≤Y1+Y2＜1)层15、第一电极17及第二电极
19。第二AlY1InY2Ga1-Y1-Y2N层15与第一AlX1InX2Ga1-X1-X2N层13形成异质结21。第一电极17设置于第一AlX1InX2Ga1-X1-X2N层13上，且在第一AlX1InX2Ga1-X1-X2N层13上形成结。第二电极
19设置于第一AlY1InY2Ga1-Y1-Y2N层13上，且在第一AlX1InX2Ga1-X1-X2N层13上形成结。第一AlX1InX2Ga1-X1-X2N层13的带隙大于第二AlX1InX2Ga1-X1-X2N层15的带隙。第一电极17在第一AlX1InX2Ga1-X1-X2N层13上形成肖特基结。第一电极17设置于第一AlX1InX2Ga1-X1-X2N层13及第二AlY1InY2Ga1-Y1-Y2N层15上，且设置于衬底23上。

[0058] 另外，图1的(a)部分表示用于具有肖特基电极的III族氮化物电子器件的III族氮化物半导体外延衬底的一部分，用于III族氮化物电子器件11的电极17、19设置于III族氮化物半导体外延衬底E1的主面上。另外，III族氮化物半导体衬底制品包含III族氮化物半导体外延衬底及设置于其上的电极17、19。

[0059] 优选的实施例中，III族氮化物基电子器件11例如为异质结晶体管及肖特基势垒二极管。在III族氮化物基电子器件11的工作中的某个期间内，对第一电极17施加反向偏压。另一方面，III族氮化物电子器件11的工作中，在对第一电极17施加顺向偏压的工作期间内，第二电极19提供流至III族氮化物电子器件11中的载流子。因此，优选第二电极19在第一AlX1InX2Ga1-X1-X2N层13上形成欧姆结。就材料而言，作为第一AlX1InX2Ga1-X1-X2N层
13及第二AlY1InY2Ga1-Y1-Y2N层15的组合，可以使用例如AlGaN/GaN、AlGaN/InGaN、AlX1Ga1-X1N/AlY1Ga1-Y1N(X1＞Y1＞0)、InAlN/GaN等。第一AlX1InX2Ga1-X1-X2N层13及第二AlY1InY2Ga1-Y1-Y2N层15利用例如金属有机气相生长法进行生长。

[0060] III族氮化物电子器件11为异质结晶体管时，第一电极17为栅极，第二电极19为源极及漏极。或者，III族氮化物电子器件11为肖特基势垒二极管时，第一电极17为阳极，第二电极19为阴极。这些电子器件均为电流在氮化镓基半导体层的表层流过的电子器件，即所谓的横向电子器件。因此，III族氮化物电子器件11的电特性对在氮化镓基半导体层的表层被捕获的电荷敏感。

[0061] 接着，参考图1的(b)部分、图2的(a)部分及图2的(b)部分，以异质结晶体管作为本实施方式的III族氮化物电子器件的示例来进行说明。

[0062] 图1的(b)部分是示意地表示本实施方式的III族氮化物基异质结晶体管的结构的图。III族氮化物基异质结晶体管(以下参考为“晶体管”)11a包括：第一AlX1InX2Ga1-X1-X2N层13a、第二AlY1InY2Ga1-Y1-Y2N层15及电极17a、18a、19a。晶体管11a中使用第一AlX1InX2Ga1-X1-X2N层13a来代替第一AlX1InX2Ga1-X1-X2N层13。第一AlX1InX2Ga1-X1-X2N层
17 -3 8 -2
13a的碳浓度NC13小于1×10 cm 。第二AlY1InY2Ga1-Y1-Y2N层15的位错密度D为1×10cm 。
通过异质结21，生成二维电子气层25。电极17a、18a、19a分别为栅极、源极及漏极。另外，电极17a、18a、19a的阵列形成于III族氮化物半导体外延衬底E2上，III族氮化物半导体外延衬底E2包含与第一AlX1InX2Ga1-X1-X2N层13a、第二AlY1InY2Ga1-Y1-Y2N层15及衬底23对应的构成物。

[0063] 碳在氮化镓基半导体中形成捕获载流子的能级。因此，添加有碳的氮化镓基半导体中，漏电流小。因此，利用碳的添加来降低漏电流。另一方面，根据该晶体管11a及III8 -2
族氮化物半导体外延衬底E2，由于第二AlY1InY2Ga1-Y1-Y2N层15的位错密度小于1×10cm ，因此位错引起的漏电流十分低。因此，即使生长于其上的第一AlX1InX2Ga1-X1-X2N层13a的
17 -3
碳浓度低至小于1×10 cm 的程度，漏电流的增加量也较小且处于容许范围内。第一
17 -3
AlX1InX2Ga1-X1-X2N层13a中，由于第一AlX1InX2Ga1-X1-X2N层13a的碳浓度NC13小于1×10 cm ，因此由碳引起的电子捕获的能级数减少。通过经由第二电极18a施加的电压，电子在栅极附近的AlX1InX2Ga1-X1-X2N层13a的陷阱能级被捕获，但被捕获的电子数量因碳浓度的降低而减少，因此，电流崩塌的影响降低。

[0064] 衬底23具有穿透位错密度Tdd，位错密度Tdd例如优选小于1×108cm-2。作为衬底23，可以使用GaN、AlN、AlGaN、InGaN等。

[0065] 图2的(a)部分是示意地表示本实施方式的III族氮化物基异质结晶体管的结构的图。III族氮化物基异质结晶体管11b(以下参考为“晶体管11b”)包括：第一AlX1InX2Ga1-X1-X2N层13b、第二AlY1InY2Ga1-Y1-Y2N层15及电极17a、18a、19a。晶体管11b中，使用第一AlX1InX2Ga1-X1-X2N层13b来代替第一AlX1InX2Ga1-X1-X2N层13。III族氮化物半导体外延衬底E3包含与第一AlX1InX2Ga1-X1-X2N层13b、第二AlY1InY2Ga1-Y1-Y2N层15及衬底23对应的构成物，在III族氮化物半导体外延衬底E3的主面上形成有电极17a、18a、19a的阵列。第17 -3
一AlX1InX2Ga1-X1-X2N层13b的硅浓度Nsi13为1×10 cm 以上。

[0066] 在氮化镓基半导体中，硅起到提供载流子的作用。因此，添加有硅的氮化镓基半导体中，氮化镓基半导体的电阻率降低。因此，位错密度大的氮化镓基半导体中，通过来自硅的载流子，产生较大的漏电流。另一方面，根据该III族氮化物电子器件11b及III族氮化8 -2
物半导体外延衬底E3，第二AlY1InY2Ga1-Y1-Y2N层15的位错密度D为1×10cm ，因此位错引起的漏电流十分低。因此，即使生长于其上的第一AlX1InX2Ga1-X1-X2N层13b的硅浓度Nsi13大
17 -3
至1×10 cm 以上，漏电流的增加量也较小。第一AlX1InX2Ga1-X1-X2N层13b中，在陷阱能级被捕获的电子的松弛时间变短。通过经由第一电极17a、第二电极19a施加的电压，电子在第一AlX1InX2Ga1-X1-X2N层13b的栅极附近的陷阱能级被捕获。但是，由于第一AlX1InX2Ga1-X1-X2N
17 -3
层13b的硅浓度为1×10 cm 以上，因此施加电压消失后，被捕获的电子在短时间内退陷
19 -3
阱，因此，电流崩塌的影响降低。优选硅浓度NSi13为1×10 cm 以下。

[0067] 图2的(b)部分是示意地表示本实施方式的III族氮化物基异质结晶体管的结构的图。III族氮化物基异质结晶体管11c(以下参考为“晶体管11c”)包括：第一AlX1InX2Ga1-X1-X2N层13c、第二AlY1InY2Ga1-Y1-Y2N层15及电极17a、18a、19a。晶体管11c中，使用第一AlX1InX2Ga1-X1-X2N层13c来代替第一AlX1InX2Ga1-X1-X2N层13。III族氮化物半导体外延衬底E4包含与第一AlX1InX2Ga1-X1-X2N层13c、第二AlY1InY2Ga1-Y1-Y2N层15及衬底23对应的构成物。III族氮化物半导体衬底制品中，在III族氮化物半导体外延衬底E4的主面上形成有电极17a、18a、19a的阵列。

[0068] 如前所述，碳在氮化镓基半导体中起到捕获载流子的作用，硅在氮化镓基半导体中起到提供载流子的作用。氮化镓基半导体中添加有碳，载流子被该碳产生的陷阱能级捕获而容易发生电流崩塌，但另一方面，由于添加有浓度高于碳浓度的硅，因此存在比陷阱能级的数量多的载流子，电阻率降低。因此，在施加电压消失后，被捕获的电子在短时间内退陷阱，因此电流崩塌的影响降低。另外，根据该晶体管11c及III族氮化物半导体外延衬底8 -2
E4，由于第二AlY1InY2Ga1-Y1-Y2N层15的位错密度为1×10cm ，因此位错引起的漏电流十分低。因此，第一AlX1InX2Ga1-X1-X2N层13c中，即使硅浓度大于碳浓度，漏电流的增加量也较小。

[0069] 以上所说明的关系(电流崩塌与碳浓度的关系)是由本发明人根据以下实验而发现的。

[0070] (实验例)

[0071] 实验1：

[0072] 使用金属有机气相生长(MOVPE)法，在(0001)面的蓝宝石衬底上，以如下方式制作外延衬底。在氢气氛围中在1050℃及炉内压力100托(1托换算为133.322帕斯卡)的条件下，进行5分钟的炉内热处理。然后，在520℃低温生长GaN缓冲层(25nm)，接着，在1050℃、炉内压力100托及V/III＝1000的条件下，生长2μm的非掺杂GaN层。接着，在
1070℃、50托及V/III＝500的条件下生长非掺杂的Al0.25Ga0.75N层。通过这些步骤，制作
9 -2
外延衬底A-1。通过TEM评价得到的GaN层的位错密度为2×10cm 。

[0073] 实验2：

[0074] 使用MOVPE法，在6H-SiC衬底上，以如下方式制作外延衬底。在氢气氛围中在1050℃及炉内压力100托的条件下，进行5分钟的炉内热处理。然后，在1080℃生长非掺杂的Al0.5Ga0.5N缓冲层(100nm)。接着，在1050℃、炉内压力100托及V/III＝1000的条件下，生长2μm的非掺杂GaN层。接着，在1070℃、50托及V/III＝500的条件下，生长非掺杂的25nm的Al0.75Ga0.25N层。通过这些步骤，制作外延衬底B-1。通过TEM评价得到的GaN
8 -2
层的位错密度为5×10cm 。

[0075] 实验3：

[0076] 使用MOVPE法，以如下方式制作图3所示的外延衬底31。在氨气氛围中在1000℃的温度下，对高电阻GaN衬底33的表面进行5分钟的炉内热处理。然后，在1050℃、炉内压力100托及V/III＝1000的条件下，生长2μm的非掺杂GaN层35。接着，在1070℃、50托及V/III＝500的条件下，生长非掺杂的25nm的Al0.25Ga0.75N层37。通过这些步骤，制作8 -2
外延衬底C-1、D-1。通过TEM评价得到的外延衬底C-1的GaN层的位错密度为1×10cm ，
6 -2
外延衬底D-1的GaN层的位错密度为5×10cm 。

[0077] 与上述各实验相同，利用各种生长压力来生长AlGaN层。在75托的生长压力下制作外延衬底A-2～E-2，在100托的生长压力下制作外延衬底A-3～E-3，在150托的生长压力下制作外延衬底A-4～E-4，在200托的生长压力下制作外延衬底A-5～E-5。

[0078] 为了评价反向偏压时的漏电流Igs(栅极-源极间电流)及电流崩塌，在上述外延衬底上形成电极(栅极、源极及漏极)，制作HEMT结构的晶体管。栅极具有栅极宽度Wg＝0.5mm、漏极-栅极间隔Lgd＝10μm的环形，漏极位于环内，并且源极以包围环的方式设置。

[0079] 为了对崩塌状态进行评价，在施加反向偏压前测定导通电阻，并且在施加Vds＝100伏的电压5分钟后测定导通电阻，从而通过其比值(施加偏压后的导通电阻/施加偏压前的导通电阻)来规定电流崩塌。不存在电流崩塌时，导通电阻比为1。存在电流崩塌时，电流崩塌大于1。另外，漏电流由施加Vds＝100伏的电压时的Igs(栅极-源极间电流)规定。

[0080] 图4表示这些测定的结果。图4中显示有特性线C1、C2、C3、C4。图5表示图4所示的测定结果。该图5中，碳浓度为GaN衬底上的AlGaN的碳浓度。图5中，例如在生长压18 -3 -9
力50托下，Sap衬底上的AlGaN的碳浓度为3.2×10 cm ，漏电流为2.2×10 A/mm，电流崩塌为10.41。Sap衬底表示蓝宝石衬底。

[0081] 如图4及图5所示，漏电流与电流崩塌间的权衡关系成立，而与衬底的种类无关。16 -3 17 -3
另外，图5中，在生长压力为150托时，碳浓度为例如9.7×10 cm ，该值小于1.0×10 cm 。
在该碳范围内，低位错GaN衬底上的HEMT结构中的漏电流与电流崩塌均获得良好的特性。

[0082] 使用任一衬底，漏电流与电流崩塌间的权衡关系均成立，但本实验中使用的蓝宝石衬底及SiC衬底的外延衬底的漏电流，与GaN衬底相比较多，并且随着碳浓度的增加，电流崩塌也增加。另一方面，本实验中使用的GaN衬底的外延衬底的漏电流较少，并且即使为了降低电流崩塌而减小碳浓度，漏电流的增加量也在可容许范围内。即，也可以认为使用低位错GaN衬底的外延衬底能够部分性地缓和本发明的权衡。

[0083] 实验中，为了实现各种位错密度，使用蓝宝石衬底、SiC衬底、GaN衬底，本发明的权衡的缓和与衬底种类并没有本质上的关联，而是与缓冲层的位错密度相关联。低位错GaN衬底适于形成低位错的缓冲层。通过低位错的缓冲层，为AlGaN势垒层提供低位错的基底8 -2
层。因此，如果低位错AlN衬底或AlN/蓝宝石模板也为1×10cm 以下的位错密度，则可实现权衡(漏电流与电流崩塌的权衡)的缓和。

[0084] 即，在低位错GaN衬底上的HEMT结构中，例如，通过增大生长压力而降低碳浓度，虽然漏电流稍有增加，但增加后的漏电流没有超过容许范围而十分低，并且，电流崩塌也可降低至实用性的水平。实用性的电流崩塌水平，在图4中表示为“Ref1”。水平Ref1例如以导通电阻比表示为约1.3。

[0085] 图6是表示碳浓度与电流崩塌的关系的图。图6中显示有特性线I1～I4。电流崩塌大的器件中，导通电阻增大。因此，优选电流崩塌的值为约1.3的值以下。图6中的“Ref2”17 -3 9 -3 6 -3
表示1.3。参考图5，如果碳浓度小于1×10 cm ，则位错密度为2×10cm ～5×10cm 的范围，可提供实用性的电流崩塌。

[0086] 图7是表示位错密度与漏电流密度的关系的图。图7中显示有特性线J1～J5。-7 -2
漏电流密度的实用性水平为1×10 A/cm 以下，该值作为图7的“Ref3”来参考。随着碳浓
17 -3
度的降低，漏电流也降低。但是，如果考虑到电流崩塌的值，则优选碳浓度小于1×10 cm 。
17 -3 8 -2
碳浓度小于1×10 cm 、位错密度小于1×10cm 时，漏电流密度及电流崩塌在实用性的范围内。

[0087] 上述实验中，为了变更碳浓度而改变生长压力。但是，碳浓度的降低也可以通过变更生长温度、氨流量、V/III比、生长率等来实现，并且根据本发明人的实验均可获得相同的结果。就生长温度而言，当提高温度时碳浓度降低。就氨流量而言，当增大流量时碳浓度降低。就V/III比而言，当增大V/III比时碳浓度降低。就生长率而言，当降低生长率时碳浓度降低。

[0088] 上述实验中，说明了势垒层中的碳的降低。不仅降低碳浓度会获得上述效果，而且向势垒层中掺杂硅(Si)，也可获得与降低碳的效果相同的结果。

[0089] 改变硅浓度来制作外延衬底。在作为制作条件的外延衬底A-3、B-3、C-3、D-316 -3
的条件(AlGaN的生长压力为10托)下，向AlGaN层中添加浓度分别为3.1×10 cm 、
17 -3 17 -3
1.1×10 cm 、3.7×10 cm 的硅。对这些外延衬底，进行崩塌状态及漏电流的评价。

[0090] 图8表示这些测定的结果。图8中显示有特性线S1、S2、S3、S4。图9表示图8所示的结果的一览。该图9中，Si浓度是GaN衬底上的AlGaN的Si浓度。图9中，例如在生17 -3 16 -3
长压力为100托时，Sap衬底上的AlGaN的碳浓度为3.4×10 cm ，Si浓度为3.1×10 cm ，-6 17 -3
漏电流为3.9×10 A/mm，电流崩塌为1.36。与硅浓度无关，使用3.4×10 cm 的碳浓度。

[0091] 如图8所示，漏电流与电流崩塌间的权衡关系成立，而与衬底的种类无关。另外，17 -3 17 -3
图9中，在生长压力为100托时，Si浓度例如为1.1×10 cm ，为1.0×10 cm 以上。在该Si浓度范围内，在低位错GaN衬底上的HEMT结构中，漏电流与电流崩塌均可获得良好的特性。

[0092] 根据另一观点，硅浓度与碳浓度相等或超过碳浓度时，在低位错GaN衬底上的HEMT结构中，漏电流与电流崩塌均可获得良好的特性。随着AlGaN中Si的添加，在位错密度大的AlGaN(例如蓝宝石衬底或SiC衬底上形成的AlGaN)中，与崩塌降低的同时漏电流大幅增加。但是，在位错密度小的AlGaN(低位错GaN衬底上形成的AlGaN)中，与Si添加相伴的漏电流的增加量十分低，并且，电流崩塌可大幅降低。当同时添加碳及Si时，在以16 -3
下的浓度范围内使用。优选碳浓度为3×10 cm 以上。其原因在于碳浓度难以降低至该
19 -3
浓度以下。优选碳浓度为1×10 cm 以下。其原因在于难以获得良好的外延膜。优选Si
16 -3 16 -3
浓度为3×10 cm 以上。其原因在于难以使Si浓度为3×10 cm 以下。优选Si浓度为
19 -3
1×10 cm 以下。其原因在于当Si浓度太高时漏电流增大。

[0093] 另外，通过降低缓冲层(例如GaN缓冲层)中的碳，也可获得与本实施方式的效果相同的效果。具体而言，对电流崩塌的降低有效果。本实施例中对HEMT结构进行了说明。本发明并不限于实施方式中所说明的方式，在横向肖特基势垒二极管等横向电子器件等中也可获得相同的效果。

[0094] 在优选的实施方式中对本发明的原理进行了图示说明，但本领域技术人员应当了解，本发明可在不脱离其原理的范围内对配置及细节加以变更。本发明并不限定于本实施方式中所公开的特定构成。因此，请求保护权利要求书请求的范围及根据其精神范围而得到的所有修正及变更。

[0095] 产业实用性

[0096] 以往，在GaN衬底上制作HEMT结构用外延膜时，使用在蓝宝石衬底上制作HEMT结17 -3
构用外延膜的条件。将碳浓度为3×10 cm 以上的条件直接用于GaN衬底中的生长，因此虽然漏电流密度极小，但电流崩塌与蓝宝石衬底上的HEMT结构相比变大。

[0097] 但是，如上所述，可以通过使AlGaN中的碳浓度小于1×1017cm-3，而使电流崩塌与17 -3
电流泄漏同时降低。另外，可以通过使AlGaN中的硅浓度为1×10 cm 以上，而使电流崩塌与电流泄漏同时降低。并且，可以通过使AlGaN中的硅浓度大于碳浓度，而使电流崩塌与电流泄漏同时降低。即，通过使用低位错的基底半导体区域，可以利用增加漏电流等生长条件，部分性地缓和漏电流与电流崩塌之间的权衡关系，从而可以实现低漏电流且基本抑制电流崩塌。