用于显示设备的阵列基板及其制造方法。一种制造用于显示设备的阵列基板的方法包括：在具有像素区域的基板上形成缓冲层；在像素区域中的缓冲层上顺序地形成掺杂多晶硅的栅极、栅绝缘层和本征多晶硅的有源层；在有源层上形成无机绝缘材料的层间绝缘层；在层间绝缘层上顺序地形成源屏障图案、源欧姆接触层和源极，在层间绝缘层上顺序地形成漏屏障图案、漏欧姆接触层和漏极，以及在层间绝缘层上顺序地形成第一虚拟图案、第二虚拟图案和数据线；在层间绝缘层的包括其上形成的源极、漏极和数据线的表面上形成第一钝化层；在第一钝化层上形成选通线；在第一钝化层的包括其上形成的选通线的表面上形成第二钝化层；以及在第二钝化层上形成像素电极。
1.一种制造用于显示设备的阵列基板的方法，该方法包括以下步骤：在具有像素区域的基板上形成缓冲层；
在所述像素区域中的所述缓冲层上顺序地形成掺杂多晶硅的栅极、栅绝缘层和本征多晶硅的有源层，所述栅极的边缘部分通过所述有源层而露出；
在所述有源层上形成无机绝缘材料的层间绝缘层，所述层间绝缘层包括露出所述有源层的有源接触孔；
在所述层间绝缘层上顺序地形成源屏障图案、源欧姆接触层以及源极，在所述层间绝缘层上顺序地形成漏屏障图案、漏欧姆接触层以及漏极，以及在所述层间绝缘层上顺序地形成第一虚拟图案、第二虚拟图案以及数据线，其中所述源屏障图案、漏屏障图案以及第一虚拟图案包括本征非晶硅，其中源欧姆接触层、漏欧姆接触层以及第二虚拟图案包括掺杂非晶硅，其中源屏障图案和漏屏障图案通过所述有源接触孔连接到所述有源层，并且其中所述数据线连接到所述源极；
在所述层间绝缘层的包括其上形成的源极、漏极和数据线的表面上形成第一钝化层，第一钝化层和所述层间绝缘层包括露出所述栅极的栅接触孔；
在第一钝化层上形成选通线，所述选通线通过栅接触孔连接到所述栅极并与所述数据线交叉以限定所述像素区域；
在第一钝化层的包括其上形成的选通线的表面上形成第二钝化层，第二钝化层和第一钝化层包括露出所述漏极的漏接触孔；以及在第二钝化层上形成像素电极，所述像素电极通过所述漏接触孔连接到所述漏极。
2.根据权利要求1所述的方法，其中所述栅绝缘层具有与所述有源层相同的面积。
3.根据权利要求2所述的方法，其中在所述缓冲层上形成所述栅极、栅绝缘层以及有源层的步骤包括以下步骤：在所述缓冲层上顺序地形成掺杂非晶硅层、无机绝缘层以及本征非晶硅层；
通过固相结晶法使所述掺杂非晶硅层和所述本征非晶硅层结晶，以在所述缓冲层上形成掺杂多晶硅层，并在所述无机绝缘层上形成本征多晶硅层；
在所述本征多晶硅层上形成具有第一厚度的第一光刻胶图案以及具有大于第一厚度的第二厚度的第二光刻胶图案，其中第一光刻胶图案设置在第二光刻胶图案的两侧，其中第一光刻胶图案和第二光刻胶图案对应于所述栅极，第二光刻胶图案对应于所述有源层；
利用第一光刻胶图案和第二光刻胶图案作为第一蚀刻掩模来顺序地蚀刻所述本征多晶硅层、无机绝缘层以及掺杂多晶硅层，以在所述缓冲层上形成栅极、在所述栅极上形成无机绝缘图案、并且在所述无机绝缘图案上形成本征多晶硅图案；
去除第一光刻胶图案以露出所述本征多晶硅图案的边缘部分；
利用第二光刻胶图案作为第二蚀刻掩模来顺序地蚀刻所述本征多晶硅图案和无机绝缘图案，以在所述栅极上形成栅绝缘层，并且在所述栅绝缘层上形成有源层；以及去除第二光刻胶图案。
4.根据权利要求3所述的方法，其中所述固相结晶法包括在交变磁场结晶(AMFC)设备中在600℃到700℃的温度下进行的热处理。
5.根据权利要求1所述的方法，其中所述栅绝缘层具有与所述栅极相同的面积。
6.根据权利要求5所述的方法，其中在所述缓冲层上形成所述栅极、栅绝缘层以及有源层的步骤包括以下步骤：在所述缓冲层上顺序地形成掺杂非晶硅层、无机绝缘层以及本征非晶硅层；
通过固相结晶法使所述掺杂非晶硅层和所述本征非晶硅层结晶，以在所述缓冲层上形成掺杂多晶硅层、并且在所述无机绝缘层上形成本征多晶硅层；
在所述本征多晶硅层上形成具有第一厚度的第一光刻胶图案以及具有大于第一厚度的第二厚度的第二光刻胶图案，其中第一光刻胶图案设置在第二光刻胶图案的两侧，其中第一光刻胶图案和第二光刻胶图案对应于所述栅极，第二光刻胶图案对应于所述有源层；
利用第一光刻胶图案和第二光刻胶图案作为第一蚀刻掩模来顺序地蚀刻所述本征多晶硅层、无机绝缘层以及掺杂多晶硅层，以在所述缓冲层上形成栅极、在所述栅极上形成栅绝缘层、并且在所述无机绝缘图案上形成本征多晶硅图案；
去除第一光刻胶图案以露出所述本征多晶硅图案的边缘部分；
利用第二光刻胶图案作为第二蚀刻掩模来蚀刻所述本征多晶硅图案，以在所述栅绝缘层上形成有源层；以及去除第二光刻胶图案。
7.根据权利要求6所述的方法，其中所述固相结晶法包括在交变磁场结晶(AMFC)设备中在600℃到700℃的温度下进行的热处理。
8.根据权利要求1所述的方法，其中所述源屏障图案和源欧姆接触层中的每一个具有与所述源极相同的形状，所述漏屏障图案和漏欧姆接触层中的每一个具有与所述漏极相同的形状。
9.根据权利要求1所述的方法，该方法还包括以下步骤：
在所述层间绝缘层上且在所述数据线的端部形成数据焊盘；
在第二钝化层上形成栅焊盘端子和数据焊盘端子，其中所述栅焊盘端子通过第二钝化层中的栅焊盘接触孔而连接到所述栅焊盘，并且所述数据焊盘端子通过第一钝化层和第二钝化层中的数据焊盘接触孔而连接到所述数据焊盘。
10.根据权利要求1所述的方法，其中所述栅极具有 到 的厚度，并且所述有源层具有 到 的厚度。
11.一种用于显示设备的阵列基板，该阵列基板包括：
位于所述栅绝缘层上的有源层，所述栅极的边缘部分通过所述有源层而露出；
位于所述有源层上的层间绝缘层，所述层间绝缘层包括露出所述有源层的有源接触孔；
位于所述层间绝缘层上的本征非晶硅的源屏障图案和漏屏障图案，所述源屏障图案和漏屏障图案通过所述有源接触孔连接到所述有源层；
分别位于所述源屏障图案和漏屏障图案上的掺杂非晶硅的源欧姆接触层和漏欧姆接触层；
分别位于所述源欧姆接触层和漏欧姆接触层上的源极和漏极；
位于层间绝缘层的包括其上形成的数据线的表面上的第一钝化层，第一钝化层和所述层间绝缘层包括露出所述栅极的栅接触孔；
位于第一钝化层上并与所述数据线交叉以限定像素区域的选通线，所述选通线通过所述栅接触孔连接到所述栅极；
位于第一钝化层的包括其上形成的选通线的表面上的第二钝化层，第二钝化层和第一钝化层包括露出所述漏极的漏接触孔；以及位于第二钝化层上的像素电极，所述像素电极通过所述漏接触孔连接到所述漏极。
12.根据权利要求11所述的阵列基板，其中所述栅绝缘层具有与所述有源层相同的面积。
13.根据权利要求11所述的阵列基板，其中所述栅绝缘层具有与所述栅极相同的面积。
14.根据权利要求11所述的阵列基板，其中所述栅极具有 到 的厚度，所述有源层具有 到 的厚度，所述源屏障图案和漏屏障图案中的每一个具有 到的厚度，并且所述源欧姆接触层和漏欧姆接触层中的每一个具有 到 的厚度。
15.根据权利要求11所述的阵列基板，该阵列基板还包括：位于第一钝化层上且位于选通线的端部的栅焊盘、以及位于所述层间绝缘层上且位于数据线的端部的数据焊盘；以及位于第二钝化层上的栅焊盘端子和数据焊盘端子，其中所述栅焊盘端子通过第二钝化层中的栅焊盘接触孔而连接到所述栅焊盘，并且所述数据焊盘端子通过第一钝化层和第二钝化层中的数据焊盘接触孔而连接到所述数据焊盘。
16.一种制造用于显示设备的阵列基板的方法，该方法包括以下步骤：在具有像素区域的基板上形成缓冲层；
在所述像素区域中的所述缓冲层上顺序地形成：由钼(Mo)、钼(Mo)合金以及铜(Cu)中的至少一种形成的栅极，栅绝缘层和本征多晶硅的有源层，所述栅极的边缘部分通过所述有源层而露出；
在所述有源层上形成无机绝缘材料的层间绝缘层，所述层间绝缘层包括露出所述有源层的有源接触孔；
在所述层间绝缘层上顺序地形成源屏障图案、源欧姆接触层以及源极，在所述层间绝缘层上顺序地形成漏屏障图案、漏欧姆接触层以及漏极，以及在所述层间绝缘层上顺序地形成第一虚拟图案、第二虚拟图案以及数据线，其中所述源屏障图案、漏屏障图案以及第一虚拟图案包括本征非晶硅，其中源欧姆接触层、漏欧姆接触层以及第二虚拟图案包括掺杂非晶硅，其中源屏障图案和漏屏障图案通过所述有源接触孔连接到所述有源层，并且其中所述数据线连接到所述源极；
在所述层间绝缘层的包括其上形成的源极、漏极和数据线的表面上形成第一钝化层，第一钝化层和所述层间绝缘层包括露出所述栅极的栅接触孔；
在第一钝化层上形成选通线，所述选通线通过栅接触孔连接到所述栅极并与所述数据线交叉以限定所述像素区域；
在第一钝化层的包括其上形成的选通线的表面上形成第二钝化层，第二钝化层和第一钝化层包括露出所述漏极的漏接触孔；以及在第二钝化层上形成像素电极，所述像素电极通过所述漏接触孔连接到所述漏极。
17.根据权利要求16所述的方法，其中所述栅绝缘层具有与所述有源层相同的面积。
18.根据权利要求17所述的方法，其中在所述缓冲层上形成所述栅极、栅绝缘层以及有源层的步骤包括以下步骤：在所述缓冲层上形成由钼(Mo)、钼(Mo)合金以及铜(Cu)中的至少一种形成的栅金属层；
在所述栅金属层上顺序地形成无机绝缘层和本征非晶硅层；
通过固相结晶法使所述本征非晶硅层结晶，以在所述无机绝缘层上形成本征多晶硅层；
在所述本征多晶硅层上形成具有第一厚度的第一光刻胶图案以及具有大于第一厚度的第二厚度的第二光刻胶图案，其中第一光刻胶图案设置在第二光刻胶图案的两侧，其中第一光刻胶图案和第二光刻胶图案对应于所述栅极，第二光刻胶图案对应于所述有源层；
利用第一光刻胶图案和第二光刻胶图案作为第一蚀刻掩模来顺序地蚀刻所述本征多晶硅层、无机绝缘层以及栅金属层，以在所述缓冲层上形成栅极、在所述栅极上形成无机绝缘图案、并且在所述无机绝缘图案上形成本征多晶硅图案；
去除第一光刻胶图案以露出所述本征多晶硅图案的边缘部分；
利用第二光刻胶图案作为第二蚀刻掩模来顺序地蚀刻所述本征多晶硅图案和无机绝缘图案，以在所述栅极上形成栅绝缘层，并且在所述栅绝缘层上形成有源层；以及去除第二光刻胶图案。
19.根据权利要求18所述的方法，其中所述固相结晶法包括在交变磁场结晶(AMFC)设备中在600℃到700℃的温度下进行的热处理。
20.根据权利要求16所述的方法，其中所述栅绝缘层具有与所述栅极相同的面积。
21.根据权利要求20所述的方法，其中在所述缓冲层上形成所述栅极、栅绝缘层以及有源层的步骤包括以下步骤：在所述缓冲层上形成由钼(Mo)、钼(Mo)合金以及铜(Cu)中的至少一种形成的栅金属层；
在所述栅金属层上顺序地形成无机绝缘层和本征非晶硅层；
通过固相结晶法使所述本征非晶硅层结晶，以在所述无机绝缘层上形成本征多晶硅层；
在所述本征多晶硅层上形成具有第一厚度的第一光刻胶图案以及具有大于第一厚度的第二厚度的第二光刻胶图案，其中第一光刻胶图案设置在第二光刻胶图案的两侧，其中第一光刻胶图案和第二光刻胶图案对应于所述栅极，第二光刻胶图案对应于所述有源层；
利用第一光刻胶图案和第二光刻胶图案作为第一蚀刻掩模来顺序地蚀刻所述本征多晶硅层、无机绝缘层以及栅金属层，以在所述缓冲层上形成栅极、在所述栅极上形成栅绝缘层、并且在所述无机绝缘图案上形成本征多晶硅图案；
去除第一光刻胶图案以露出所述本征多晶硅图案的边缘部分；
利用第二光刻胶图案作为第二蚀刻掩模来蚀刻所述本征多晶硅图案，以在所述栅绝缘层上形成有源层；以及去除第二光刻胶图案。
22.根据权利要求21所述的方法，其中所述固相结晶法包括在交变磁场结晶(AMFC)设备中在600℃到700℃的温度下进行的热处理。
23.根据权利要求16所述的方法，其中所述栅极具有 到 的厚度。
24.根据权利要求16所述的方法，其中所述源屏障图案和源欧姆接触层中的每一个具有与所述源极相同的形状，所述漏屏障图案和漏欧姆接触层中的每一个具有与所述漏极相同的形状。
25.根据权利要求16所述的方法，该方法还包括以下步骤：在所述层间绝缘层上且在所述数据线的端部形成数据焊盘；
在第二钝化层上形成栅焊盘端子和数据焊盘端子，其中所述栅焊盘端子通过第二钝化层中的栅焊盘接触孔而连接到所述栅焊盘，并且所述数据焊盘端子通过第一钝化层和第二钝化层中的数据焊盘接触孔而连接到所述数据焊盘。
26.根据权利要求16所述的方法，其中所述有源层具有 到 的厚度。
27.一种用于显示设备的阵列基板，该阵列基板包括：
位于所述缓冲层上的由钼(Mo)、钼(Mo)合金以及铜(Cu)中的至少一种形成的栅极；
位于所述栅绝缘层上的有源层，所述栅极的边缘部分通过所述有源层而露出；
位于所述有源层上的层间绝缘层，所述层间绝缘层包括露出所述有源层的有源接触孔；
位于所述层间绝缘层上的本征非晶硅的源屏障图案和漏屏障图案，所述源屏障图案和漏屏障图案通过所述有源接触孔连接到所述有源层；
分别位于所述源屏障图案和漏屏障图案上的掺杂非晶硅的源欧姆接触层和漏欧姆接触层；
分别位于所述源欧姆接触层和漏欧姆接触层上的源极和漏极；
位于层间绝缘层的包括其上形成的数据线的表面上的第一钝化层，第一钝化层和所述层间绝缘层包括露出所述栅极的栅接触孔；
位于第一钝化层上并与所述数据线交叉以限定像素区域的选通线，所述选通线通过所述栅接触孔连接到所述栅极；
位于第一钝化层的包括其上形成的选通线的表面上的第二钝化层，第二钝化层和第一钝化层包括露出所述漏极的漏接触孔；以及位于第二钝化层上的像素电极，所述像素电极通过所述漏接触孔连接到所述漏极。
28.根据权利要求27所述的阵列基板，其中所述栅绝缘层具有与所述有源层相同的面积。
29.根据权利要求27所述的阵列基板，其中所述栅绝缘层具有与所述栅极相同的面积。
30.根据权利要求27所述的阵列基板，其中所述栅极具有 到 的厚度，所述有源层具有 到 的厚度，所述源屏障图案和漏屏障图案中的每一个具有 到的厚度，并且所述源欧姆接触层和漏欧姆接触层中的每一个具有 到 的厚度。
31.根据权利要求27所述的阵列基板，该阵列基板还包括：位于第一钝化层上且位于选通线的端部的栅焊盘、以及位于所述层间绝缘层上且位于数据线的端部的数据焊盘；以及位于第二钝化层上的栅焊盘端子和数据焊盘端子，其中所述栅焊盘端子通过第二钝化层中的栅焊盘接触孔而连接到所述栅焊盘，并且所述数据焊盘端子通过第一钝化层和第二钝化层中的数据焊盘接触孔而连接到所述数据焊盘。
用于显示设备的阵列基板及其制造方法
技术领域
[0001] 本申请涉及一种用于显示设备的阵列基板，更具体地，涉及一种包括由于防止了干刻工序引起的表面损坏而具有高迁移率的薄膜晶体管的阵列基板、以及该阵列基板的制造方法。
背景技术
[0002] 本申请要求2009年5月15日提交的韩国专利申请No.2009-0042813和2009年11月11日提交的韩国专利申请No.2009-0108552的优先权，此处以引证的方式并入其全部内容。
[0003] 随着信息时代的发展，开发了处理和显示大量信息的显示设备。在各种类型的显示设备中，具有轻重量、薄外形、以及低功耗的液晶显示(LCD)设备或电致发光显示(ELD)设备代替了阴极射线管(CRT)设备。
[0004] 在LCD设备中，因为有源矩阵LCD(AM-LCD)设备的高分辨率和显示运动图像的优秀的适用性，采用以矩阵结构设置的开关元件和像素电极的有源矩阵LCD(AM-LCD)设备成为重要的研究和开发的对象。
[0005] 另外，由于有机电致发光显示(OELD)设备(被称为有机发光二极管(OLED)设备)是具有高亮度和低驱动电压的发光型，所以OLED设备具有诸如高对比度、超薄外形、约数微秒的短响应时间、宽视角、以及低温稳定性的优点。例如，OLED设备可用约5V DC到约15V DC的驱动电压来驱动。因此，用于OLED设备的驱动电路的设计和制造被简化。
[0006] LCD设备和OLED设备均包括具有作为像素区域的开关元件的薄膜晶体管的阵列基板。
[0007] 图1是示出根据相关技术的用于显示设备的阵列基板的截面图。
[0008] 在图1中，选通线(未示出)和栅极15形成在基板11上的像素区域P中，栅绝缘层18形成在选通线和栅极15上。包括本征非晶硅的有源层22和掺杂非晶硅的欧姆接触层26的半导体层28形成在栅极15上方且形成在栅绝缘层18上。彼此隔开的源极36和漏极38形成在欧姆接触层26上。栅极15、栅绝缘层18、半导体层28、源极36、以及漏极38构成薄膜晶体管(TFT)Tr。
[0009] 另外，钝化层42形成在TFT Tr上。钝化层42具有露出漏极38的漏接触孔45。像素电极50形成在像素区域P中的钝化层42上。像素电极50通过漏接触孔45连接到漏极38。
[0010] 包括第一图案27和第二图案23的数据线33形成在基板11上。数据线33与选通线交叉以限定像素区域P。第一图案27和第二图案23分别具有与欧姆接触层26和有源层22相同的层。
[0011] 半导体层28的有源层22具有通过欧姆接触层26露出的第一部分以及在欧姆接触层26下面的第二部分。有源层22的第一部分和第二部分分别具有彼此不同的第一厚度t1和第二厚度t2(t1≠t2)。由于制造方法导致的有源层22的厚度差造成TFT Tr的特性的劣化。
[0012] 图2A到2E是示出形成根据相关技术的用于显示设备的阵列基板的半导体层、源极、以及漏极的工序的截面图。为了简化例示，在图2A到2E中省略了阵列基板和半导体层之间的栅极和栅绝缘层。
[0013] 在图2A中，在基板11上顺序形成本征非晶硅层20、掺杂硅层24、以及金属层30。在金属层30上形成光刻胶(PR)层(未示出)之后，利用光掩模将光照射到PR层，以形成对应于源极和漏极的第一PR图案91、和与通过(图1的)源极36和漏极38而露出的第一部分相对应的第二PR图案92。第一PR图案91和第二PR图案92分别具有第三厚度t3和第四厚度t4。第四厚度t4小于第三厚度t3(t4＜t3)。
[0014] 在图2B中，利用第一PR图案91和第二PR图案92作为蚀刻掩模来蚀刻(图2A的)金属层30、(图2A的)掺杂硅层24、以及(图2A的)本征非晶硅层20，使得能够形成源-漏图案31、掺杂非晶硅图案25、以及有源层22。
[0015] 在图2C中，通过灰化工序，去除具有(图2A的)第四厚度t4的(图2A的)第二PR图案92，并且部分地去除具有(图2A的)第三厚度t3的(图2A的)第一PR图案91，使得能够在源-漏图案31上形成具有减少的厚度的第三PR图案93。
[0016] 在图2D中，利用第三PR图案93作为蚀刻掩模来蚀刻(图2C的)源-漏图案31，使得能够形成源极36和漏极38，并且能够在源极36和漏极38之间露出掺杂非晶硅图案25。
[0017] 在图2E中，通过干刻步骤蚀刻在源极36和漏极38之间露出的(图2D的)掺杂非晶硅图案25，使得能够在源极36和漏极38下面形成欧姆接触层26。当在不充足的时间内进行干刻步骤时，掺杂非晶硅图案25会残留在源极36和漏极38之间的有源层22上。残留的掺杂非晶硅图案可能会连接源极36和漏极38，以至于使(图1的)TFT Tr恶化。为了完全地去除源极36和漏极38之间所露出的掺杂非晶硅图案25，在充分长的时间内进行干刻步骤。因此，源极36和漏极38之间所露出的掺杂非晶硅图案25下面的有源层22被部分地蚀刻。
[0018] 结果，有源层22的通过欧姆接触层26露出的第一部分具有第一厚度t1，有源层22的位于欧姆接触层26下面的第二部分具有不同于第一厚度t1的第二厚度t2(t1≠t2)。
有源层的厚度差造成(图1的)TFT Tr的特性劣化。另外，由于在用于欧姆接触层26的干刻步骤中部分地去除有源层22，(图2A的)本征非晶硅层20形成为具有充足的厚度，例如，在约 到约 范围内。因此，(图2A的)本征非晶硅层20的沉积时间增加，并且生产率下降。
[0019] 连接到选通线和数据线的TFT向像素电极周期性地传送数据信号。由于非晶硅是无序(disordered)的，当照射光时或当施加电场时，非晶硅具有准稳态。因此，包括非晶硅的有源层的TFT在稳定性方面具有缺陷。此外，由于在沟道区域中载流子迁移率处于约2 2
0.1cm/V·s到约1.0cm/V·s范围内，所以包括非晶硅的有源层的TFT不能被用作驱动电路的开关元件。
[0020] 为了解决上述问题，提出了包括多晶硅的有源层的TFT。可利用激光设备通过非晶硅的结晶工序来形成多晶硅。
[0021] 图3是示出根据相关技术的具有薄膜晶体管的阵列基板的截面图。
[0022] 在图3中，包括多晶硅的半导体层55的薄膜晶体管(TFT)Tr形成在基板51上。半导体层55包括有源区55a和位于有源区55a两侧的源漏区55b。尽管有源区55a包括本征多晶硅，但是源漏区55b包括掺杂多晶硅。源漏区55b包括高浓度的负杂质(n+)或高浓度的正杂质(p+)。因此，源漏区55b需要掺杂步骤，并且额外需要用于掺杂步骤的注入设备(implantation apparatus)。结果，制造成本增加。此外，对于注入设备还需要阵列基板的新生产线。
发明内容
[0023] 因此，本发明涉及一种用于显示设备的阵列基板，其能够基本上克服因相关技术的局限和缺点带来的一个或更多个问题。
[0024] 本发明的目的是提供一种阵列基板和阵列基板的制造方法，其中因为在干刻步骤中不露出有源层因而防止了有源层的表面损坏，所以薄膜晶体管的特性得到改善。
[0025] 本发明的另一目的是提供一种阵列基板和阵列基板的制造方法，其中通过利用多晶硅的半导体层而无需掺杂步骤，提高了薄膜晶体管的迁移率。
[0026] 本发明的附加特征和优点将在下面的描述中描述且将从描述中部分地显现，或者可以通过本发明的实践来了解。通过书面的说明书及其权利要求以及附图中特别指出的结构可以实现和获得本发明的目的和其它优点。
[0027] 为了实现这些和其它优点，按照本发明的目的，作为具体和广义的描述，一种制造用于显示设备的阵列基板的方法包括以下步骤：在具有像素区域的基板上形成缓冲层；在所述像素区域中的所述缓冲层上顺序地形成掺杂多晶硅的栅极、栅绝缘层和本征多晶硅的有源层，所述栅极的边缘部分通过所述有源层而露出；在所述有源层上形成无机绝缘材料的层间绝缘层，所述层间绝缘层包括露出所述有源层的有源接触孔；在所述层间绝缘层上顺序地形成源屏障图案、源欧姆接触层以及源极，在所述层间绝缘层上顺序地形成漏屏障图案、漏欧姆接触层以及漏极，以及在所述层间绝缘层上顺序地形成第一虚拟图案、第二虚拟图案以及数据线，其中所述源屏障图案、漏屏障图案以及第一虚拟图案包括本征非晶硅，其中源欧姆接触层、漏欧姆接触层以及第二虚拟图案包括掺杂非晶硅，其中源屏障图案和漏屏障图案通过所述有源接触孔连接到所述有源层，并且其中所述数据线连接到所述源极；在所述层间绝缘层的包括其上形成的源极、漏极和数据线的表面上形成第一钝化层，第一钝化层和所述层间绝缘层包括露出所述栅极的栅接触孔；在第一钝化层上形成选通线，所述选通线通过栅接触孔连接到所述栅极并与所述数据线交叉以限定所述像素区域；在第一钝化层的包括其上形成的选通线的表面上形成第二钝化层，第二钝化层和第一钝化层包括露出所述漏极的漏接触孔；以及在第二钝化层上形成像素电极，所述像素电极通过所述漏接触孔连接到所述漏极。
[0028] 在另一方面，一种用于显示设备的阵列基板，该阵列基板包括：位于具有像素区域的基板上的缓冲层；位于所述缓冲层上的掺杂多晶硅的栅极；位于所述栅极上的栅绝缘层；位于所述栅绝缘层上的有源层，所述栅极的边缘部分通过所述有源层而露出；位于所述有源层上的层间绝缘层，所述层间绝缘层包括露出所述有源层的有源接触孔；位于所述层间绝缘层上的本征非晶硅的源屏障图案和漏屏障图案，所述源屏障图案和漏屏障图案通过所述有源接触孔连接到所述有源层；分别位于所述源屏障图案和漏屏障图案上的掺杂非晶硅的源欧姆接触层和漏欧姆接触层；分别位于所述源欧姆接触层和漏欧姆接触层上的源极和漏极；连接到所述源极的数据线；位于层间绝缘层的包括其上形成的数据线的表面上的第一钝化层，第一钝化层和所述层间绝缘层包括露出所述栅极的栅接触孔；位于第一钝化层上并与所述数据线交叉以限定像素区域的选通线，所述选通线通过所述栅接触孔连接到所述栅极；位于第一钝化层的包括其上形成的选通线的表面上的第二钝化层，第二钝化层和第一钝化层包括露出所述漏极的漏接触孔；以及位于第二钝化层上的像素电极，所述像素电极通过所述漏接触孔连接到所述漏极。
[0029] 在又一方面，一种制造用于显示设备的阵列基板的方法包括以下步骤：在具有像素区域的基板上形成缓冲层；在所述像素区域中的所述缓冲层上顺序地形成：由钼(Mo)、钼(Mo)合金以及铜(Cu)中的至少一种形成的栅极，栅绝缘层和本征多晶硅的有源层，所述栅极的边缘部分通过所述有源层而露出；在所述有源层上形成无机绝缘材料的层间绝缘层，所述层间绝缘层包括露出所述有源层的有源接触孔；在所述层间绝缘层上顺序地形成源屏障图案、源欧姆接触层以及源极，在所述层间绝缘层上顺序地形成漏屏障图案、漏欧姆接触层以及漏极，以及在所述层间绝缘层上顺序地形成第一虚拟图案、第二虚拟图案以及数据线，其中所述源屏障图案、漏屏障图案以及第一虚拟图案包括本征非晶硅，其中源欧姆接触层、漏欧姆接触层以及第二虚拟图案包括掺杂非晶硅，其中源屏障图案和漏屏障图案通过所述有源接触孔连接到所述有源层，并且其中所述数据线连接到所述源极；在所述层间绝缘层的包括其上形成的源极、漏极和数据线的表面上形成第一钝化层，第一钝化层和所述层间绝缘层包括露出所述栅极的栅接触孔；在第一钝化层上形成选通线，所述选通线通过栅接触孔连接到所述栅极并与所述数据线交叉以限定所述像素区域；在第一钝化层的包括其上形成的选通线的表面上形成第二钝化层，第二钝化层和第一钝化层包括露出所述漏极的漏接触孔；以及在第二钝化层上形成像素电极，所述像素电极通过所述漏接触孔连接到所述漏极。
[0030] 在再一方面，一种用于显示设备的阵列基板包括：位于具有像素区域的基板上的缓冲层；位于所述缓冲层上的由钼(Mo)、钼(Mo)合金以及铜(Cu)中的至少一种形成的栅极；位于所述栅极上的栅绝缘层；位于所述栅绝缘层上的有源层，所述栅极的边缘部分通过所述有源层而露出；位于所述有源层上的层间绝缘层，所述层间绝缘层包括露出所述有源层的有源接触孔；位于所述层间绝缘层上的本征非晶硅的源屏障图案和漏屏障图案，所述源屏障图案和漏屏障图案通过所述有源接触孔连接到所述有源层；分别位于所述源屏障图案和漏屏障图案上的掺杂非晶硅的源欧姆接触层和漏欧姆接触层；分别位于所述源欧姆接触层和漏欧姆接触层上的源极和漏极；连接到所述源极的数据线；位于层间绝缘层的包括其上形成的数据线的表面上的第一钝化层，第一钝化层和所述层间绝缘层包括露出所述栅极的栅接触孔；位于第一钝化层上并与所述数据线交叉以限定像素区域的选通线，所述选通线通过所述栅接触孔连接到所述栅极；位于第一钝化层的包括其上形成的选通线的表面上的第二钝化层，第二钝化层和第一钝化层包括露出所述漏极的漏接触孔；以及位于第二钝化层上的像素电极，所述像素电极通过所述漏接触孔连接到所述漏极。
[0031] 应当理解，本发明的上述一般描述和下述详细描述是示例性和说明性的，且旨在提供所要求保护的本发明的进一步解释。
附图说明
[0032] 附图被包括在本说明书中以提供对本发明的进一步理解，并结合到本说明书中且构成本说明书的一部分，附图示出了本发明的实施方式，且与说明书一起用于解释本发明的原理。在附图中：
[0033] 图1是示出根据相关技术的用于显示设备的阵列基板的截面图；
[0034] 图2A到2E是示出形成根据相关技术的用于显示设备的阵列基板的半导体层、源极、以及漏极的工序的截面图；
[0035] 图3是示出根据相关技术的具有薄膜晶体管的阵列基板的截面图；
[0036] 图4A到4M是示出根据本发明的第一实施方式的具有像素区域的阵列基板的制造方法的截面图；
[0037] 图5A到5M是示出根据本发明的第一实施方式的具有栅焊盘区域的阵列基板的制造方法的截面图；
[0038] 图6A到6M是示出根据本发明的第一实施方式的具有数据焊盘区域的阵列基板的制造方法的截面图；以及
[0039] 图7A和7B是示出根据本发明的第二实施方式的具有像素区域的阵列基板的制造方法的截面图。
具体实施方式
[0040] 下面将详细描述本发明的实施方式，在附图中例示出了其示例。在可能的情况下，类似的标号用于代表相同或类似部件。
[0041] 图4A到4M是示出根据本发明的第一实施方式的具有像素区域的阵列基板的制造方法的截面图；图5A到5M是示出根据本发明的第一实施方式的具有栅焊盘区域的阵列基板的制造方法的截面图；并且图6A到6M是示出根据本发明的第一实施方式的具有数据焊盘区域的阵列基板的制造方法的截面图。
[0042] 在图4A、5A和6A中，通过沉积诸如二氧化硅(SiO2)和硅氮化物(SiNx)的无机绝缘材料，在具有像素区域P、栅焊盘区域GPA、以及数据焊盘区域DPA的基板101上形成缓冲层103。例如，缓冲层103可具有约 到约 的厚度。在利用固相结晶(SPC)方法的后续步骤中，在约600℃到约700℃的温度下使非晶硅层结晶，以变为多晶硅层。在SPC步骤中从基板101喷发的碱离子可使得多晶硅层恶化。缓冲层103防止碱离子从基板101喷发。
[0043] 另外，在缓冲层103上顺序形成第一掺杂非晶硅层105、第一无机绝缘层108、以及本征非晶硅层111。例如，掺杂非晶硅的第一掺杂非晶硅层105可具有约 到约的厚度，并且诸如二氧化硅(SiO2)的无机绝缘材料的第一无机绝缘层108可具有约到约 的厚度。本征非晶硅的本征非晶硅层111可具有约 到约 的厚度，其小于(图2的)本征非晶硅层20的厚度。由于从本征非晶硅层111获得的多晶硅的(图4M的)有源层115未在干刻步骤中露出，所以有源层的厚度不减少。结果，与(图2A的)本征非晶硅层20相比，本征非晶硅层111具有减少的厚度，并且制造成本和制造时间减少。
[0044] 可在化学气相沉积(CVD)设备(未示出)中通过改变注入到CVD设备的腔室内的反应气体，顺序地形成缓冲层103、第一掺杂非晶硅层105、第一无机绝缘层108、以及本征非晶硅层111。
[0045] 在图4B、5B和6B中，为了提高迁移率，通过固相结晶(SPC)方法，使(图4A、5A和6A的)本征非晶硅层111结晶以变为本征多晶硅层112。例如，在交变磁场结晶(alternating magnetic field crystallization，AMFC)设备中，在约600℃到约700℃的温度下，使本征非晶硅层111结晶。
[0046] 此外，通过SPC方法也使(图4A、5A和6A的)第一无机绝缘层108下面的(图4A、5A和6A的)掺杂非晶硅层105结晶，以变为掺杂多晶硅层106。
[0047] 在图4C、5C和6C中，在本征多晶硅层112上形成光刻胶(PR)层(未示出)之后，通过包括透射部分、阻挡部分、以及半透射部分的光掩模(未示出)将光照射到PR层上。半透射部分的透射率大于阻挡部分的透射率，且小于透射部分的透射率。例如，半透射部分可包括狭缝图案或复合涂膜(multiple coating)层。利用具有半透射部分的光掩模的步骤可被称为衍射曝光或半色调曝光。
[0048] 在PR层曝光之后，PR层被显影，使得能够在像素区域P中形成具有第一厚度的第一PR图案191a和具有大于第一厚度的第二厚度的第二PR图案191b。第一PR图案191a和第二PR图案191b用于获得(图4H的)栅极107、(图4H的)栅绝缘层110、以及(图4H的)有源层115的台阶形状。通过台阶形状，防止了诸如层间绝缘层122的断裂、层间绝缘层122和栅极107的边缘部分之间产生空隙这样的(图4H的)层间绝缘层122的恶化。
因此，第一PR图案191a和第二PR图案191b对应于在后续步骤中形成的栅极107，第二PR图案191b对应于在后续步骤中形成的有源层115。将第一PR图案191a设置在第二PR图案191b的两侧。
[0049] 此外，第一PR图案191a和第二PR图案191b用于获得栅极107的对应于(图4M的)栅接触孔142的接触区域。由于栅极107从有源层115突出并通过该有源层115而露出，所以可在栅极107的露出部分形成栅接触孔142。为了更稳定地获得接触区域，栅极107的露出部分的一侧的宽度可大于栅极107的露出部分的另一侧的宽度。
[0050] 结果，将第一PR图案191a设置在与通过有源层115而露出的栅极107相对应的本征多晶硅层112上，将第二PR图案191b设置在对应于有源层115的本征多晶硅层112上。另外，通过第一PR图案191a和第二PR图案191b露出本征多晶硅层122的其它部分。
[0051] 在图4D、5D和6D中，利用第一PR图案191a和第二PR图案191b作为蚀刻掩模，顺序地蚀刻和去除(图4C、5C和6C的)本征多晶硅层112、(图4C、5C和6C的)第一无机绝缘层108、以及(图4C、5C和6C的)掺杂多晶硅层106，使得能够在像素区域P中的缓冲层103上形成栅极107、无机绝缘图案109、以及本征多晶硅图案113。将缓冲层103的其它部分露出。
[0052] 尽管用相应的蚀刻气体选择性地蚀刻(图4C、5C和6C的)本征多晶硅层112、(图4C、5C和6C的)第一无机绝缘层108、以及(图4C、5C和6C的)掺杂多晶硅层106，但是可通过具有选择性的蚀刻气体来部分地去除本征多晶硅层112、第一无机绝缘层108、以及掺杂多晶硅层106中的每一个。因此，可获得底切结构(undercut structure)，其中上层具有比下层大的宽度。例如，本征多晶硅层112、第一无机绝缘层108、以及掺杂多晶硅层106的端线可不彼此重合。然而，在本发明中可在后续工序中去除具有底切结构的端部。
[0053] 在具有底栅结构的TFT中，在基板上顺序地形成金属材料的栅极、栅绝缘层和本征非晶硅层。由于金属材料易受热量的影响，所以在使用需要相对高的温度的SPC方法的步骤中，具有约 到约 的厚度且包括铝(Al)、铝(Al)合金、铜(Cu)以及铜(Cu)合金之一的金属材料的栅极会恶化。例如，会产生栅极的尖峰(spiking)，其中金属材料通过栅绝缘层扩散以接触到本征多晶硅层。然而，在本发明中，由于栅极107包括掺杂多晶硅而不是具有相对低电阻的金属材料，所以甚至在使用SPC方法的步骤中，栅极107也不会恶化。
[0054] 尽管掺杂多晶硅具有小于金属材料的导电性，具有约 到约 的厚度的栅极107具有约150Ω/sq到约230Ω/sq的薄层电阻，其对应于诸如氧化铟锡(ITO)和氧化铟锌(IZO)的透明导电材料的薄层电阻。因此，考虑到导电性，掺杂多晶硅可用于栅极107。
[0055] 在图4E、5E和6E中，对具有掺杂多晶硅的栅极107、无机绝缘图案109、以及本征多晶硅图案113的基板101进行使用灰化法的步骤。结果，将具有第一厚度的第一PR图案191a完全去除，并且本征多晶硅层113的边缘部分通过第二PR图案191b而露出。尽管部分地去除第二PR图案191b以具有减少的厚度，但是第二PR图案191b残留在本征多晶硅图案113上。
[0056] 在图4F、5F和6F中，利用第二PR图案191b作为蚀刻掩模顺序地蚀刻(图4E、5E和6E的)本征多晶硅图案113和(图4E、5E和6E的)无机绝缘图案109，使得能够在栅极107上形成本征多晶硅的有源层115和栅绝缘层110。栅极107的边缘部分通过有源层115和栅绝缘层110而露出。由于将本征多晶硅图案113和无机绝缘图案109的边缘部分去除，所以在先前步骤中获得的底切结构也被去除。
[0057] 本征多晶硅的有源层115与栅绝缘图案110交叠并与之具有相同面积。因此，掺杂多晶硅的栅极107通过本征多晶硅的有源层115而露出，栅极107、栅绝缘层110、以及有源层115的边缘部分在截面图中构成台阶形状。另外，露出的栅极107的一个边缘部分可以大于露出的栅极107的另一个边缘部分，以在后续步骤中形成栅接触孔。
[0058] 在图4G、5G和6G中，通过利用剥离法的步骤来去除具有减少厚度的(图4F的)第二PR图案191b，使得将本征多晶硅的有源层115露出。
[0059] 在图4H、5H和6H中，通过沉积诸如二氧化硅(SiO2)和硅氮化物(SiNx)的无机绝缘材料，在本征多晶硅的有源层115上形成第二无机绝缘层(未示出)。第二无机绝缘层可具有单层或双层。由于栅极107、栅绝缘层110、以及有源层115的总厚度超过约 所以栅极107、栅绝缘层110、以及有源层115的层叠结构产生很大的台阶差。然而，由于栅极107、栅绝缘层110、以及有源层115的边缘部分在截面图中构成台阶形状，在该台阶形状中栅极107产生第一部分台阶差且栅绝缘层110和有源层115产生第二部分台阶差，所以总台阶差被减轻。结果，防止了诸如第二无机绝缘层的断裂和在第二无机绝缘层和栅极107的边缘部分之间产生空隙这样的第二无机绝缘层的恶化，并且改善了第二无机绝缘层的台阶覆盖度。
[0060] 接着，通过包括涂敷、利用光掩模的曝光、显影、蚀刻以及剥离的掩模工序，来形成具有两个有源接触孔123的层间绝缘层122。有源层115通过两个有源接触孔123而露出，两个有源接触孔123之间的层间绝缘层122用作在蚀刻步骤中保护有源层115的蚀刻阻挡件。层间绝缘层122的厚度可大于栅极107和栅绝缘层110的厚度之和，以进一步防止层间绝缘层122的恶化。
[0061] 在图4I、5I和6I中，在层间绝缘层122上顺序形成本征非晶硅的屏障层(未示出)、第二掺杂非晶硅层(未示出)、以及第一金属层(未示出)。例如，屏障层可具有约到约 的厚度，第二掺杂非晶硅层可具有约 到约 的厚度。第一金属层可包括钼(Mo)、铬(Cr)、以及钼钛(MoTi)的至少一种。由于本征多晶硅和本征非晶硅之间的界面具有比本征多晶硅和掺杂多晶硅之间的界面更好的接触属性(诸如，接触电阻)，所以形成屏障层以改善有源层115和第二掺杂非晶硅层之间的接触属性。
[0062] 接着，通过掩模工序顺序地蚀刻第一金属层、第二掺杂非晶硅层、以及屏障层，使得能够在层间绝缘层122上方形成源极130、与源极133隔开的漏极136、数据线130、以及数据焊盘138。数据线130设置在像素区域P的边界部分中，并且连接到数据线130的数据焊盘138设置在数据焊盘区域DPA中的数据线130的端部。尽管图4I中未示出，但源极133连接到数据线130。
[0063] 另外，在源极133和漏极136下面分别顺序地形成掺杂非晶硅的源漏欧姆接触层127和本征非晶硅的源漏屏障图案125，并且在数据线130下面顺序地形成掺杂非晶硅的第二虚拟图案128和本征非晶硅的第一虚拟图案126。源漏屏障图案125彼此隔开，并且源漏欧姆接触层127彼此隔开。此外，源极133和漏极136彼此隔开。源欧姆接触层127和源屏障图案125各具有与源极133相同的形状，使得源欧姆接触层127和源屏障图案125中的每一个的端线均与源极133的端线重合。漏欧姆接触层127和漏屏障图案125各具有与漏极136相同的形状，使得漏欧姆接触层127和漏屏障图案125中的每一个的端线均与漏极136的端线重合。本征非晶硅的源漏屏障图案125通过有源接触孔123而接触本征多晶硅的有源层115。
[0064] 由于与有源层155的两个有源接触孔123之间的中央部分相对应的层间绝缘层122在形成数据线130、源极133和漏极136、源漏欧姆接触层127、以及源漏屏障图案125的步骤中用作蚀刻阻挡件，所以当利用干刻法蚀刻源极133和漏极136、源漏欧姆接触层127以及源漏屏障图案125时，本征多晶硅的有源层115不被蚀刻。结果，防止了由于源极133和漏极136的干刻步骤引起的诸如有源层115的表面损坏的恶化。
[0065] 例如，在通过对第一金属层构图以形成数据线130以及源极133和漏极136之后，可通过干刻法来对第二掺杂非晶硅层和屏障层进行构图。由于层间绝缘层122形成在像素区域中的源极133和漏极136之间的有源层115上，所以本征多晶硅的有源层115从来不会被干刻法影响。因此，当通过干刻法对第二掺杂非晶硅层和屏障层进行构图以形成源漏欧姆接触层127和源漏屏障图案125时，有源层115没有表面损坏。此外，由于有源层115的厚度未减少，所以本征多晶硅的有源层115在像素区域P中具有统一厚度。
[0066] 掺杂多晶硅的栅极107、栅绝缘层110、本征多晶硅的有源层115、层间绝缘层122、本征非晶硅的源漏屏障图案125、掺杂非晶硅的源漏欧姆接触层127、源极133和漏极136构成薄膜晶体管(TFT)Tr。
[0067] 尽管图4I、5I和6I中未示出，但当基板101用作有机电致发光显示设备的阵列基板时，电源线可形成为与数据线130隔开并与之平行。电源线可具有与数据线130相同的层。另外，可在像素区域P中形成分别具有与TFT Tr相同的结构的多个驱动TFT。
[0068] 在图4J、5J和6J中，通过沉积诸如二氧化硅(SiO2)和硅氮化物(SiNx)的无机绝缘材料，在数据线130、数据焊盘138、源极133和漏极136上形成第一钝化层140。第一钝化层140和层间绝缘层122包括露出栅极107的栅接触孔142。
[0069] 在图4K、5K和6K中，在第一钝化层140上形成第二金属层(未示出)之后，通过对第二金属层构图来在钝化层上形成选通线145和栅焊盘147。第二金属层可包括铝(Al)、诸如铝钕(AlNd)的铝合金、铜(Cu)、铜合金、钼(Mo)、以及铬(Cr)的至少一种。选通线145通过栅接触孔142连接到栅极107，与数据线130交叉以限定像素区域P。另外，位于栅焊盘区域GPA中的选通线145的端部的栅焊盘147连接到选通线145。尽管在图4K、5K和6K中选通线145和栅焊盘147包括单层的金属材料，但在其它实施方式中，选通线145和栅焊盘147可包括双层或三层的不同金属材料。例如，铝钕和钼(AlNd/Mo)的双层或钼、铝钕和钼(Mo/AlNd/Mo)的三层可用于选通线145和栅焊盘147。
[0070] 在图4L、5L和6L中，通过沉积诸如二氧化硅(SiO2)和硅氮化物(SiNx)的无机绝缘材料，在选通线145和栅焊盘147上形成第二钝化层150。第二钝化层150和第一钝化层140包括露出像素区域P中的漏极136的漏接触孔152、以及露出数据焊盘区域DPA中的数据焊盘138的数据焊盘接触孔156，并且第二钝化层150包括露出栅焊盘区域GPA中的栅焊盘147的栅焊盘接触孔154。
[0071] 在图4M、5M和6M中，通过沉积和构图诸如氧化铟锡(ITO)和氧化铟锌(IZO)的透明导电材料，在第二钝化层150上形成像素电极170、栅焊盘端子172、以及数据焊盘端子174。像素电极170通过漏接触孔152连接到漏极136。另外，栅焊盘端子172通过栅焊盘接触孔154连接到栅焊盘147，数据焊盘端子174通过数据焊盘接触孔156连接到数据焊盘
138。
[0072] 尽管未示出，在用于有机电致发光显示设备的阵列基板中，在由选通线和数据线限定的像素区域中形成开关TFT和驱动TFT。开关TFT的栅极连接到选通线，开关TFT的源极连接到数据线。开关TFT的漏极连接到驱动TFT的栅极。驱动TFT的源极连接到电源线，驱动TFT的漏极连接到有机电致发光二极管。
[0073] 图7A和7B是示出根据本发明的第二实施方式的具有像素区域的阵列基板的制造方法的截面图。由于第二实施方式的栅焊盘区域和数据焊盘区域的结构与第一实施方式的类似，所以省略了栅焊盘区域和数据焊盘区域的结构的描述。
[0074] 在图7A和7B中，在基板201上形成缓冲层203，在缓冲层203上形成栅极207。栅绝缘层210具有与掺杂多晶硅的栅极207相同的形状和相同的面积。另外，利用第二PR图案291b对位于栅绝缘层210上方的本征多晶硅的有源层215进行构图，并使其具有比栅绝缘层210和栅极207小的宽度。在栅绝缘层210、层间绝缘层222以及第一钝化层240中形成露出栅极207的栅接触孔242，并且选通线245通过栅接触孔242连接到栅极207。
[0075] 由于栅极207、栅绝缘层210以及有源层215的边缘部分在截面图中构成台阶形状，在该台阶形状中栅极207和栅绝缘层210产生第一部分台阶差，有源层215产生第二部分台阶差，所以栅极207、栅绝缘层210和有源层215的总台阶差被减轻。结果，防止了诸如层间绝缘层222的断裂和层间绝缘层222与栅极207的边缘部分之间产生空隙这样的层间绝缘层222的恶化，并且改善了层间绝缘层222的台阶覆盖度。
[0076] 此外，由于栅绝缘层210具有与栅极207相同的形状和相同的面积，所以通过第一钝化层240、层间绝缘层222以及栅绝缘层210形成露出栅极207的栅接触孔242。
[0077] 在根据本发明的阵列基板中，由于在干刻步骤中薄膜晶体管的有源层不暴露于蚀刻气体，所以防止了薄膜晶体管的特性的恶化。另外，由于在干刻步骤中有源层不被蚀刻，所以由于减少了用于有源层的沉积时间，有源层的厚度减少，并且生产率提高。在另一方面，由于薄膜晶体管包括多晶硅的半导体层，所以薄膜晶体管的迁移率提高。此外，由于不使用杂质的掺杂步骤，所以不需要用于掺杂步骤的设备，并且设备的成本降低。另外，由于薄膜晶体管包括掺杂多晶硅的栅极，所以防止了诸如尖峰的栅极的恶化。最后，由于栅极、栅绝缘层和有源层具有台阶形状，所以改善了层间绝缘层的台阶覆盖度，并且防止了诸如层间绝缘层的断裂以及层间绝缘层与栅极之间产生空隙这样的恶化，由此提高了生产量。
[0078] 在本发明的第一和第二实施方式中，所述栅极由掺杂多晶硅形成。在另一实施方式中，所述栅极可由具有相对薄的厚度和相对高的熔化温度的金属材料形成。
[0079] 根据本发明的第三实施方式的阵列基板的形状与根据本发明的第一和第二实施方式的各阵列基板的形状相同。此外，在根据本发明的第三实施方式的阵列基板的制造方法中，在基板上形成缓冲层之后，在溅射设备中在所述缓冲层上形成金属层，并且通过在化学气相沉积(CVD)设备中沉积无机绝缘材料和本征硅，在所述金属层上顺序地形成无机绝缘层和本征非晶硅层。由于第三实施方式的所述本征非晶硅层之后的后续步骤与第一和第二实施方式中的每一个的步骤相同，因此省略其图示。
[0080] 总体上说，由于在具有底栅结构的薄膜晶体管的阵列基板中形成栅极之后，形成有源层，所以金属材料的栅极可能会在用于使所述有源层结晶的约600℃到约700℃的SPC步骤期间发生恶化。然而，在根据本发明的第三实施方式的阵列基板中，由于所述栅极是由满足特定条件的金属材料形成的，所以防止了金属材料的栅极的恶化。
[0081] 首先，用于所述栅极的金属材料具有高于所述SPC步骤的温度的熔化温度。优选的是，所述金属材料可具有约1000℃以上的熔化温度，以防止所述金属材料在约600℃到约700℃的所述SPC步骤期间发生熔化或者扩散。例如，当栅极由铝(Al)合金形成时，所述栅极在SPC步骤之后可能具有不规则的空隙(void)。所述不规则的空隙可能导致栅极的电阻偏差，而薄膜晶体管(TFT)的操作特性又会因偏差而有所恶化。此外，由于不规则的空隙会加快TFT的恶化速度，所以减少了TFT的寿命。第二，金属材料的栅极的厚度可在约到约 的范围内，优选的是，在约 到约 的范围内。即使金属材料具有高于约1000℃的熔化温度，金属材料的栅极也可能在SPC步骤期间发生膨胀或者收缩。由于栅极的膨胀和收缩会引起基板的变形，所以栅极具有小于引起变形的临界厚度(例如约)的厚度。此外，栅极具有大于最小厚度(例如约 )的厚度，这样金属材料的栅极具有与掺杂多晶硅类似的电阻，使得栅极能够无延迟地传送选通信号。
[0082] 因此，栅极包括其熔化温度高于SPC步骤的温度的金属材料。例如，钼(Mo)、钼合金(诸如钼钛(MoTi))以及铜(Cu)可用于栅极。虽然钼(Mo)、钼(Mo)合金以及铜(Cu)之一具有相对高的电阻率，但包括钼(Mo)、钼(Mo)合金以及铜(Cu)之一的栅极几乎不变形，并且即使在高于SPC步骤的温度且低于熔化温度的温度下也不会在其中产生空隙。此外，在包括钼(Mo)、钼(Mo)合金以及铜(Cu)之一的栅极中，由于快速温度变化所引起的膨胀和收缩相对较小。
[0083] 虽然铬(Cr)和钛(Ti)之一具有高于约1000℃的熔化温度，但在约600℃到约700℃的SPC步骤之后，包括铬(Cr)和钛(Ti)之一的栅极中会产生空隙。此外，由于快速温度变化所引起的膨胀和收缩相对显著，所以具有约 到约 厚度的栅极的基板会变形。
[0084] 当由钼(Mo)、钼(Mo)合金以及铜(Cu)中的至少一种形成的栅极具有大于约的厚度时，具有该栅极的基板在针对栅极上的无机绝缘层和该无机绝缘层上的本征非晶硅层执行SPC步骤之后，会发生变形。此外，当由钼(Mo)、钼(Mo)合金以及铜(Cu)中的至少一种形成的栅极具有小于约 的厚度时，栅极具有大于掺杂多晶硅的电阻率。
[0085] 因此，栅极可包括钼(Mo)、诸如钼钛(MoTi)的钼(Mo)合金以及铜(Cu)中的至少一种，并且可具有约 到约 的厚度。
[0086] 由于根据第三实施方式的阵列基板的结构与根据第一和第二实施方式的阵列基板的结构相同，所以省略与结构有关的说明。此外，由于根据第三实施方式的阵列基板的制造方法与根据第一和第二实施方式的阵列基板的制造方法类似，所以将说明制造方法的不同之处。
[0087] 在第一和第二实施方式中，在CVD设备的腔室内顺序形成缓冲层、掺杂非晶硅层、无机绝缘层以及本征非晶硅层。在第三实施方式中，在CVD设备的腔室内在基板上形成无机绝缘材料的缓冲层之后，将具有该缓冲层的基板传送到溅射设备的腔室内，并且在缓冲层上形成栅金属层。栅金属层可包括具有约 到约 厚度的包括钼(Mo)、钼(Mo)合金以及铜(Cu)中的至少一种的单层或者多层，。在将具有栅金属层的基板再次传送到CVD设备的腔室内之后，通过沉积无机绝缘材料和本征非晶硅，在栅金属层上顺序形成无机绝缘层和本征非晶硅层。
[0088] 接下来，执行与第一和第二实施方式类似的包括SPC步骤的后续步骤，并且完成具有由钼(Mo)、钼(Mo)合金以及铜(Cu)中的至少一种形成的栅极的基板。
[0089] 在根据第三实施方式的阵列基板中，由于栅极包括具有约 到约 厚度的钼(Mo)、钼(Mo)合金以及铜(Cu)中的至少一种，所以在SPC步骤期间可防止基板的变形。此外，由于第三实施方式的栅极的电阻率低于第一和第二实施方式的栅极的电阻率，所以减小了与选通线的接触电阻。因此降低了薄膜晶体管的驱动电压，从而降低了功耗。此外，由于半导体层被不透明金属材料的栅极所阻挡，所以防止了在半导体层中产生光电流，从而改善了导通/截止电流的特性。
[0090] 对于本领域技术人员而言很明显，在不偏离本发明的精神或范围的条件下，可以在本发明中做出各种修改和变型。因而，本发明旨在涵盖落入所附权利要求及其等同物的范围内的本发明的修改和变型。
