碳化硅半导体装置及其制造方法

摘要

本发明涉及碳化硅半导体装置的制造方法，其不太使制造工序数增加，就能容易地制造可以得到所希望的耐电压特性的杂质浓度范围大的JTE区域。该方法包含：在第一导电型的碳化硅晶片的表面内，对作为第一杂质的铝和作为第二杂质的硼进行离子注入，形成具有规定间隔的第二导电型的第一区域的工序；通过活性化退火处理使在第一区域中包含的作为第二杂质的硼向周围扩散，在碳化硅晶片的表面内从第一区域形成JTE区域的工序；在相当于包含第一区域的一部分的第一区域之间的碳化硅晶片的表面上形成第一电极的工序；以及在碳化硅晶片的背面上形成第二电极的工序。

权利要求

1.一种碳化硅半导体装置的制造方法，其中，具备：在第一导电型的碳化硅晶片的表面内，对在活性化退火处理中不扩散而在所述碳化硅晶片内成为第二导电型的第一杂质、和在活性化退火处理中扩散而在所述碳化硅晶片内成为第二导电型的第二杂质进行离子注入，形成具有规定间隔的第二导电型的第一区域的工序；

通过活性化退火处理使在所述第一区域中包含的所述第二杂质向周围扩散，在所述碳化硅晶片的表面内从所述第一区域形成JTE区域的工序；

在相当于包含所述第一区域的一部分的所述第一区域之间的所述碳化硅晶片的表面上形成第一电极的工序；以及在所述碳化硅晶片的背面上形成第二电极的工序。

2.根据权利要求1所述的碳化硅半导体装置的制造方法，其中，所述第一杂质是铝，所述第二杂质是硼。

3.一种碳化硅半导体装置的制造方法，其中，具备：在第一导电型的碳化硅晶片的表面内，对在活性化退火处理中不扩散而在所述碳化硅晶片内成为第二导电型的第一杂质进行离子注入，形成具有规定间隔的第二导电型的第一区域的工序；

在所述碳化硅晶片的表面内的所述第一区域的外侧，对所述第一杂质和在活性化退火处理中扩散而在所述碳化硅晶片内成为第二导电型的第二杂质进行离子注入，形成至少一个第二导电型的区域的工序，其中，所述第二导电型的区域的第二导电型的杂质浓度从所述第一区域的所述杂质浓度起阶梯状地降低；

通过活性化退火处理使在所述区域中包含的所述第二杂质向周围扩散，从所述第一区域和所述区域形成JTE区域的工序；

在相当于包含所述第一区域的一部分的所述第一区域之间的所述碳化硅晶片的表面上形成第一电极的工序；以及在所述碳化硅晶片的背面上形成第二电极的工序。

4.根据权利要求3所述的碳化硅半导体装置的制造方法，其中，所述第一杂质是铝，所述第二杂质是硼。

5.根据权利要求3所述的碳化硅半导体装置的制造方法，其中，在所述第一区域进一步离子注入所述第二杂质，在所述退火处理时使所述第一区域中包含的所述第二杂质向周围扩散。

6.根据权利要求5所述的碳化硅半导体装置的制造方法，其中，所述第一杂质是铝，所述第二杂质是硼。

7.一种碳化硅半导体装置的制造方法，其中，具备：在第一导电型的碳化硅晶片的表面内，对在活性化退火处理中不扩散而在所述碳化硅晶片内成为第二导电型的第一杂质进行离子注入，形成第二导电型的第一区域的工序；

在所述碳化硅晶片的表面内的所述第一区域的外侧，对所述第一杂质和在活性化退火处理中扩散而在所述碳化硅晶片内成为第二导电型的第二杂质进行离子注入，形成至少一个第二导电型的区域的工序，其中，所述第二导电型的区域的第二导电型的杂质浓度从所述第一区域的所述杂质浓度起阶梯状地降低；

通过活性化退火处理使在所述区域中包含的所述第二杂质向周围扩散，在所述碳化硅晶片的表面内，形成由所述第一区域和所述区域构成的阱区域、和在所述阱区域的外侧的JTE区域的工序；

在所述阱区域的表面上形成第一电极的工序；以及在所述碳化硅晶片的背面上形成第二电极的工序。

8.根据权利要求7所述的碳化硅半导体装置的制造方法，其中，所述第一杂质是铝，所述第二杂质是硼。

9.根据权利要求7所述的碳化硅半导体装置的制造方法，其中，在所述第一区域进一步离子注入所述第二杂质，在所述退火处理时使所述第一区域中包含的所述第二杂质向周围扩散。

10.根据权利要求9所述的碳化硅半导体装置的制造方法，其中，所述第一杂质是铝，所述第二杂质是硼。

11.根据权利要求7所述的碳化硅半导体装置的制造方法，其中，所述区域的深度形成为所述第一区域的深度以上。

12.根据权利要求11所述的碳化硅半导体装置的制造方法，其中，所述第一杂质是铝，所述第二杂质是硼。

13.一种碳化硅半导体装置的制造方法，其中，具备：在第一导电型的碳化硅晶片的表面内，对在活性化退火处理中不扩散而在所述碳化硅晶片内成为第二导电型的第一杂质进行离子注入，形成具有规定间隔的第二导电型的第一区域的工序；

在所述碳化硅晶片的表面内的所述第一区域的外侧，对所述第一杂质和在活性化退火处理中扩散而在所述碳化硅晶片内成为第二导电型的第二杂质进行离子注入，形成至少一个第二导电型的区域的工序，其中，所述第二导电型的区域的第二导电型的杂质浓度从所述第一区域的所述杂质浓度起阶梯状地降低；

在所述第一区域的表面内，对在活性化退火处理中不扩散而在所述碳化硅晶片内成为第一导电型的第三杂质进行离子注入，形成第一导电型的源极区域的工序；

通过活性化退火处理使在所述区域中包含的所述第二杂质向周围扩散，在所述碳化硅晶片的表面内，从所述第一区域和所述区域形成包含所述源极区域的阱区域、和在所述阱区域的外侧的JTE区域的工序；

在所述碳化硅晶片的表面上，以覆盖所述阱区域具有的沟道区域的方式隔着栅极氧化膜形成栅极电极的工序；

在所述碳化硅晶片的表面上，形成与所述源极区域和所述阱区域电连接的第一电极的工序；以及在所述碳化硅晶片的背面上形成第二电极的工序。

14.根据权利要求13所述的碳化硅半导体装置的制造方法，其中，所述第一杂质是铝，所述第二杂质是硼。

15.根据权利要求14所述的碳化硅半导体装置的制造方法，其中，所述第三杂质是氮或磷。

16.根据权利要求13所述的碳化硅半导体装置的制造方法，其中，所述区域的深度形成为所述第一区域的深度以上。

17.根据权利要求16所述的碳化硅半导体装置的制造方法，其中，所述第一杂质是铝，所述第二杂质是硼。

18.根据权利要求17所述的碳化硅半导体装置的制造方法，其中，所述第三杂质是氮或磷。

19.一种碳化硅半导体装置，其特征在于，具备：碳化硅晶片，具有第一导电型；

第一区域，在所述碳化硅晶片的表面内形成，具有第二导电型；

第一电极，在所述碳化硅晶片的表面形成；以及第二电极，在所述碳化硅晶片的与表面相反的面形成，所述第一区域具备：所述第二导电型的杂质浓度大致固定的区域；以及所述第二导电型的杂质浓度连续地下降的区域，所述第一电极的电极终端部位于所述第二导电型的杂质浓度大致固定的区域上。

20.根据权利要求19所述的碳化硅半导体装置，其特征在于，所述第二导电型的杂质浓度连续地下降的区域位于所述第一电极的电极终端部的外侧。

21.根据权利要求19所述的碳化硅半导体装置，其特征在于，所述第二导电型的杂质浓度连续地下降的区域位于所述第一电极的电极终端部的外侧及内侧。

22.根据权利要求19所述的碳化硅半导体装置，其特征在于，所述第二导电型的杂质浓度大致固定的区域包含2种第二导电型的杂质，所述第二导电型的杂质浓度连续地下降的区域具备：包含2种第二导电型的杂质的区域；和包含1种第二导电型的杂质的区域。

23.根据权利要求22所述的碳化硅半导体装置，其特征在于，所述2种第二导电型的杂质是铝和硼，

所述1种第二导电型的杂质是硼。

24.根据权利要求19所述的碳化硅半导体装置，其特征在于，所述第一区域具备所述第二导电型的杂质浓度不同的多个区域，所述多个区域中的所述第二导电型的杂质浓度朝向外侧阶梯状地减少，所述第一电极的电极终端部位于所述多个区域中的所述第二导电型的杂质浓度最高的区域上。

25.根据权利要求24所述的碳化硅半导体装置，其特征在于，所述第二导电型的杂质浓度最高的区域的深度，与和所述第二导电型的杂质浓度最高的区域邻接的区域的深度相同，或者相对地浅。

26.根据权利要求25所述的碳化硅半导体装置，其特征在于，所述第二导电型的杂质浓度最高的区域的外侧下端部，被与所述第二导电型的杂质浓度最高的区域邻接的区域覆盖。

27.根据权利要求19所述的碳化硅半导体装置，其特征在于，所述碳化硅半导体装置是肖特基势垒二极管、pn二极管、MOSFET的任一种。

说明书

碳化硅半导体装置及其制造方法

技术领域

[0001] 本发明涉及碳化硅半导体装置的制造方法，特别涉及碳化硅半导体装置的终端结构的制造方法。

[0002] 背景技术

[0003] 作为衬底材料使用了碳化硅(SiC)的半导体装置(碳化硅半导体装置)与使用了作为现有衬底材料的硅(Si)的半导体装置(硅半导体装置)相比，已知是耐电压特性和温度特性优越的半导体装置，并且提出了各种各样的碳化硅半导体装置，但实现可经受实用的碳化硅半导体装置仍然存在许多需要解决的问题。作为这些问题中的一个，例如存在由于集中于SBD(Schottky Barrier Diode，肖特基势垒二极管)的肖特基电极的端部、pn二极管(PN Diode)或MOSFET(Metal Oxide Semicon ductor Field Effect Transistor，金属氧化物半导体场效应晶体管)的pn结的端部的电场，从而半导体装置的耐电压特性显著下降的问题。

[0004] 作为缓和这样的在肖特基电极的端部和pn结的端部产生的电场的结构，已知被称为JTE(Junction Termination Extension，结终端扩展)的终端结构。 [0005] 该JTE是从肖特基电极的端部或pn结的端部朝向周围区域设置的、阶梯状地降低杂质浓度的p型区域(以后，称为JTE区域)。换句话说，该JTE区域以杂质浓度从肖特基电极的端部或pn结的端部朝向周围区域阶梯状地降低的方式，由杂质浓度不同的多个p型区域构成。像这样，通过设置从肖特基电极的端部或pn结的端部朝向周围区域阶梯状地降低杂质浓度的p型区域，扩大杂质浓度的范围，从而得到具有所希望的耐电压特性的JTE区域。(例如，参照专利文献1、专利文献2)

[0006] 专利文献1：日本专利申请特开2006-165225号公报

[0007] 专利文献2：日本专利申请特表2000-516767号公报

[0008] 本发明要解决的课题

[0009] 如上所述，为了得到具有所希望的耐电压特性的JTE区域，需要以杂质浓度从肖特基电极或pn结的端部朝向周围区域阶梯状地降低的方式，设置杂质浓度不同的多个p型区域，但为了形成这样的多个p型区域，需要形成的p型区域的数量的工序。例如，形成一个p型区域，至少需要掩膜形成、离子注入、掩膜除去这3个工序。而且，需要形成的p型区域的数量的这3个工序。

发明内容

[0010] 本发明正是为了解决上述问题而完成的，其目的在于提供一种碳化硅半导体装置的制造方法，该方法不太增加制造工序数，就能够容易地制造可以得到所希望的耐电压特性的杂质浓度范围大的JTE区域。

[0011] 用于解决课题的方法

[0012] 本发明的碳化硅半导体装置的制造方法的特征在于，包含：在第一导电型的碳化硅晶片的表面内，离子注入在活性化退火处理中不扩散而在上述碳化硅晶片内成为第二导电型的第一杂质、和在活性化退火处理中扩散而在上述碳化硅晶片内成为第二导电型的第二杂质，形成具有规定间隔的第二导电型的第一区域的工序；通过活性化退火处理使在上述第一区域中包含的上述第二杂质向周围扩散，在上述碳化硅晶片的表面内从上述第一区域起形成JTE区域的工序；在上述退火处理前的相当于包含上述第一区域的一部分的上述第一区域之间的上述碳化硅晶片的表面上形成第一电极的工序；在上述碳化硅晶片的背面上形成第二电极的工序。

[0013] 发明的效果

[0014] 根据本发明，能够得到如下碳化硅半导体装置的制造方法，即，在第一导电型的碳化硅晶片的表面内，在离子注入在活性化退火处理中不扩散而在上述碳化硅晶片内成为第二导电型的第一杂质、和在活性化退火处理中扩散而在上述碳化硅晶片内成为第二导电型的第二杂质之后，通过活性化退火处理使第一区域中包含的第二杂质向周围扩散，在碳化硅晶片的表面内形成JTE区域，因此能够几乎不使制造工序数增加，就可以制造具有所希望的耐电压特性的杂质浓度范围大的 JTE区域。

附图说明

[0015] 图1是表示作为本发明的实施方式1的碳化硅半导体装置的SBD的剖面图。 [0016] 图2是表示作为本发明的实施方式1的碳化硅半导体装置的SBD的制造工序的一部分的说明图。

[0017] 图3是表示作为本发明的实施方式1的碳化硅半导体装置的SBD的制造工序的一部分的说明图。

[0018] 图4是表示作为本发明的实施方式1的碳化硅半导体装置的SBD的制造工序的一部分的说明图。

[0019] 图5是表示作为本发明的实施方式1的碳化硅半导体装置的SBD的制造工序的一部分的说明图。

[0020] 图6是表示本发明的实施方式1的活性化退火处理后的JTE区域的p型杂质浓度分布的说明图。

[0021] 图7是表示作为本发明的实施方式2的碳化硅半导体装置的SBD的剖面图。 [0022] 图8是表示作为本发明的实施方式2的碳化硅半导体装置的SBD的制造工序的一部分的说明图。

[0023] 图9是表示本发明的实施方式2的活性化退火处理后的JTE区域的p型杂质浓度分布的说明图。

[0024] 图10是表示作为本发明的实施方式3的碳化硅半导体装置的SBD的剖面图。 [0025] 图11是表示本发明的实施方式3的活性化退火处理后的JTE区域的p型杂质浓度分布的说明图。

[0026] 图12是表示作为本发明的实施方式4的碳化硅半导体装置的pn二极管的剖面图。

[0027] 图13是表示作为本发明的实施方式4的碳化硅半导体装置的pn二极管的制造工序的一部分的说明图。

[0028] 图14是表示作为本发明的实施方式4的碳化硅半导体装置的pn二极管的制造工序的一部分的说明图。

[0029] 图15是表示作为本发明的实施方式4的碳化硅半导体装置的pn 二极管的制造工序的一部分的说明图。

[0030] 图16是表示作为本发明的实施方式4的碳化硅半导体装置的pn二极管的制造工序的一部分的说明图。

[0031] 图17是表示作为本发明的实施方式4的碳化硅半导体装置的pn二极管的制造工序的一部分的说明图。

[0032] 图18是表示作为本发明的实施方式4的碳化硅半导体装置的pn二极管的制造工序的一部分的说明图。

[0033] 图19是表示本发明的实施方式4的活性化退火处理后的JTE区域的p型杂质浓度分布的说明图。

[0034] 图20是表示作为本发明的实施方式5的碳化硅半导体装置的pn二极管的剖面图。

[0035] 图21是表示作为本发明的实施方式5的碳化硅半导体装置的pn二极管一部分的部分剖面图。

[0036] 图22是表示作为本发明的实施方式5的碳化硅半导体装置的pn二极管一部分的部分剖面图。

[0037] 图23是表示作为本发明的实施方式6的碳化硅半导体装置的pn二极管的剖面图。

[0038] 图24是表示作为本发明的实施方式6的碳化硅半导体装置的pn二极管的制造工序的一部分的说明图。

[0039] 图25是表示本发明的实施方式6的活性化退火处理后的JTE区域的p型杂质浓度分布的说明图。

[0040] 图26是表示作为本发明的实施方式7的碳化硅半导体装置的pn二极管的剖面图。

[0041] 图27是表示作为本发明的实施方式8的碳化硅半导体装置的MOSFET的剖面图。 [0042] 图28是表示作为本发明的实施方式8的碳化硅半导体装置的MOSFET的制造工序的一部分的说明图。

[0043] 图29是表示作为本发明的实施方式8的碳化硅半导体装置的MOSFET的制造工序的一部分的说明图。

[0044] 图30是表示作为本发明的实施方式8的碳化硅半导体装置的MOSFET的制造工序的一部分的说明图。

[0045] 图31是表示作为本发明的实施方式8的碳化硅半导体装置的 MOSFET的制造工序的一部分的说明图。

[0046] 图32是表示作为本发明的实施方式8的碳化硅半导体装置的MOSFET的制造工序的一部分的说明图。

[0047] 图33是表示作为本发明的实施方式8的碳化硅半导体装置的MOSFET的制造工序的一部分的说明图。

[0048] 图34是表示作为本发明的实施方式8的碳化硅半导体装置的MOSFET的制造工序的一部分的说明图。

[0049] 图35是表示作为本发明的实施方式8的碳化硅半导体装置的MOSFET的制造工序的一部分的说明图。

[0050] 图36是表示作为本发明的实施方式8的碳化硅半导体装置的MOSFET的制造工序的一部分的说明图。

[0051] 图37是表示本发明的实施方式8的活性化退火处理后的JTE区域的p型杂质浓度分布的说明图。

[0052] 图38是表示作为本发明的实施方式9的碳化硅半导体装置的MOSFET的剖面图。 [0053] 图39是表示作为本发明的实施方式9的碳化硅半导体装置的MOSFET的制造工序的一部分的说明图。

[0054] 图40是表示本发明的实施方式9的活性化退火处理后的JTE区域的p型杂质浓度分布的说明图。

[0055] 附图标记说明

[0056] 1 n+型(第一导电型)的半导体衬底

[0057] 2 n-型(第一导电型)的碳化硅层

[0058] 3 p型(第二导电型)的JTE区域

[0059] 3a 第一JTE区域

[0060] 3b 第二JTE区域

[0061] 3c 第三JTE区域

[0062] 4 阳极电极(第一电极)

[0063] 5 阴极电极(第二电极)

[0064] 7 第一区域

[0065] X 单元区域

[0066] Y 周围区域

具体实施方式

[0067] <实施方式1>

[0068] 作为本发明的实施方式1的碳化硅半导体装置，以SBD为例进行说明。图1是表示本发明的实施方式1的SBD的结构的剖面图。图1表示SBD的单侧的结构，实际上是在中心轴P成为对称结构。图2到图5是表示本发明的实施方式1的SBD的制造工序的说明图。此外图6是表示本发明的实施方式1的活性化退火处理后的JTE区域的p型杂质浓度分布的说明图。

[0069] 在图1中，在n+型(第一导电型)的碳化硅衬底1的表面上设置n -型(第一导电型)的碳化硅层2，在该碳化硅层2的表面内具有规定的间隔设置有p型(第二导电型)的JTE区域3。在该JTE区域3中，从杂质浓度分布的特征来看，分为从第一JTE区域3a到第三JTE区域3c的3个区域。此外，在碳化硅层2的表面上，在第一JTE区域3a的一部分、第三JTE区域3c和第三JTE区域3c之间的碳化硅层2的表面露出部设置有阳极电极4(第一电极)，在碳化硅衬底1的背面上设置有阴极电极5(第二电极)。再有，阳极电极4正下的范围X是作为二极管进行工作的单元区域，该单元区域X的外侧的范围Y是形成对在阳极电极4端部产生的电场进行缓和的JTE区域3的周围区域。再有，JTE区域3中，对在阳极电极4端部产生的电场的缓和做出贡献的是第一JTE区域3a和第二JTE区域3b。 [0070] 接着，参照图2至图6对本发明的实施方式1的SBD的制造工序进行说明。 [0071] 首先，在n+型的碳化硅衬底1的表面上，通过外延结晶生长法形成n-型的碳化硅层2。以半导体衬底1和碳化硅层2构成碳化硅晶片。(参照图2)

[0072] 接着在碳化硅层2的表面内，将抗蚀剂6作为掩膜，离子注入作为p型杂质的铝(Al)和硼(B)(在图3中以箭头A表示。)，有选择地形成具有规定间隔的第一区域7。在离子注入后，除去抗蚀剂6。(参照图3)

[0073] 接着以高温对碳化硅晶片进行活性化退火处理(例如、在氩(Ar) 气氛中1500℃，30分)。由此，注入离子以电方式被活性化，并且通过离子注入产生的结晶缺陷恢复。(参照图4)

[0074] 此外，在活性化退火处理时，注入到第一区域7的硼扩散到第一区域7周围的碳化硅层2内，由此，在碳化硅层2的表面内形成由第一JTE区域3a、第二JTE区域3b和第三JTE区域3c构成的JTE区域3。该活性化退火处理时的硼的扩散方向是碳化硅晶片的面内方向(图4中表示为S。)大，深度方向(图4中表示为D。)小。这是基于碳化硅晶片的结晶构造，具体地，这是由于碳化硅晶片具有(0001)面，所以(0001)面内方向的扩散大，(0001)面的垂直方向的扩散小。再有，通过该活性化退火处理而扩散的是硼，铝的扩散小到可以忽视的程度。(参照图4)

[0075] 接着，在碳化硅层2的表面上通过溅射等的物理气相生长法(PVD：Physical Vapor deposition，物理气相沉积)形成金属膜之后，除去不要的部分，形成成为肖特基电极的阳极电极4(第一电极)。阳极电极4在单元区域X的碳化硅层2的表面上形成。具体地，以覆盖第一区域7的一部分和第一区域7之间的碳化硅层2的表面露出部的方式形成(配置)阳极电极4。由此，在退火处理后，阳极电极4在第一JTE区域3a的一部分、第三JTE区域3c和第三JTE区域3c之间的碳化硅层2的表面露出部形成。在这里，作为阳极电极4的材料，能够举出可以得到所希望的肖特基结的特性的例如钛(Ti)或镍(Ni)。(参照图5)

[0076] 最后，在碳化硅衬底1的背面上，通过溅射等的物理气相生长法(PVD：Physical Vapor deposition，物理气相沉积)形成阴极电极5(第二电极)。由此，图1所示的SBD的主要部分完成。

[0077] 接着，参照图6对JTE区域3的p型杂质浓度分布进行说明。

[0078] 图6表示构成JTE区域3的第一JTE区域3a、第二JTE区域3b和第三JTE区域3c的p型杂质浓度分布。第一JTE区域3a(图中I部分)在包含阳极电极4的端部下的周围区域Y形成，是p型杂质浓度大致固定的区域，在活性化退火处理后，也具有离子注入当初的p型杂质浓度。第二JTE区域3b在第一JTE区域3a的外侧形成。第二JTE区域3b(图中II、III部分)是p型杂质浓度从阳极电极4的端部朝向周围区域Y的外侧，连续地下降的区域。此外，第二JTE区域3b的p 型杂质浓度在从第一JTE区域3a的p型杂质浓度起到反转为n型为止连续地下降。第三JTE区域3c在作为第一JTE区域3a的另一方侧的内侧形成。第三JTE区域3c是p型杂质浓度从阳极电极4的端部朝向单元区域X的内侧，从第一JTE区域3a的p型杂质浓度起连续地下降的区域。第二JTE区域3b的浓度梯度，如针对制造工序说明过的那样，是通过离子注入而形成的第一区域7的结附近(图中II部分)的硼通过活性化退火处理，向硼浓度低的碳化硅层2侧(图中III部分)扩散而形成的。 [0079] 在该第一JTE区域3a、第二JTE区域3b和第三JTE区域3c中，第三JTE区域3c由于被阳极电极4覆盖，所以不对在阳极电极4的端部产生的电场的缓和做出贡献。由此，对在阳极电极4的端部产生的电场的缓和做出贡献的JTE区域3，成为在包含阳极电极4的端部下的区域的周围区域Y形成的第一JTE区域3a和第二JTE区域3b。

[0080] 此外，在离子注入时注入的硼和铝的量以及比率以如下方式设定，即，在活性化退火处理后，形成由第一JTE区域3a和第二JTE区域3b构成的JTE区域3的p型杂质浓度，从阳极电极4的端部朝向周围区域Y的外侧，从高浓度向低浓度下降的浓度梯度。 [0081] 例如，作为离子注入后的第一区域7的p型杂质浓度，在将铝和硼均作为10、将活性化退火处理中的向周围的硼的扩散比率作为40％、即图中II部分的硼的40％向III部分扩散的情况下，可知在活性化退火处理后，第一JTE区域3a(图中I部分)的p型杂质浓度为20＝(10+10)，第二JTE区域3b的II部分和III部分的p型杂质浓度的平均值分别成为16(＝10+6)和4(＝0+4)，可知形成JTE区域3的p型杂质浓度从阳极电极4的端部朝向周围区域Y的外侧下降的浓度梯度。

[0082] 此外，通过硼的扩散而形成的第二JTE区域3b的宽度是从2μm到4μm。我们通过模拟确认了该宽度对电场缓和具有效果。

[0083] 在本发明的实施方式1中，在碳化硅层2的表面内，在离子注入作为p型杂质的铝和硼而形成第一区域7之后，通过活性化退火处理使第一区域7中含有的硼向碳化硅层2的面内方向扩散，由此在包含阳极电极4的端部下的区域的周围区域Y，形成具有p型杂质浓度从阳极电极4的端部朝向周围区域Y的外侧，从高浓度向低浓度降低的浓度梯度的JTE区域3。由此，JTE区域3成为杂质浓度阶梯状地降低 的多个p型区域，因此能够具有所希望的耐电压特性。此外，能够通过通常的离子注入后的活性化退火处理形成大的p型杂质浓度范围的JTE区域3。因此，不需要像现有技术那样，为了得到由朝向周围区域使p型杂质浓度阶梯状地降低的多个p型区域构成的JTE区域而需要许多制造工序。该制造工序的减少导致制造成本的降低，由此能够降低碳化硅半导体装置的成本。

[0084] <实施方式2>

[0085] 在实施方式1中，表示了在通过离子注入形成第一区域7之后进行活性化退火处理，形成具有大的p型杂质浓度范围的JTE区域3的情况，但通过离子注入形成的区域是2个或其以上也可。以下，以通过离子注入形成的区域是2个的情况为例进行说明。 [0086] 图7是表示本发明的实施方式2的SBD的结构的剖面图。图7表示SBD的单侧的结构，实际上是在中心轴P成为对称结构。图8是表示本发明的实施方式2的SBD的制造工序的说明图，说明与实施方式1的SBD的制造工序不同的工序。此外图9是表示本发明的实施方式2的活性化退火处理后的JTE区域的p型杂质浓度分布的说明图。 [0087] 在图7中，与实施方式1的图1中表示的部分是相同附图标记的部分，表示同一或相当的部分，在这里省略说明。与实施方式1不同的结构是在碳化硅层2的表面内，代替p型(第二导电型)的JTE区域3，设置有p型(第二导电型)的JTE区域8。该JTE区域8从p型杂质浓度分布的特征来看，分为从第一JTE区域8a到第五JTE区域8e的5个区域。再有，与实施方式1同样地，阳极电极4正下的范围X是作为二极管进行工作的单元区域，该单元区域X的外侧的范围Y是形成对在阳极电极4端部产生的电场进行缓和的JTE区域
8的周围区域。再有，JTE区域8中，对在阳极电极4端部产生的电场的缓和做出贡献的是第一JTE区域8a到第四JTE区域8d。

[0088] 接着，对本发明的实施方式2的SBD的制造工序进行说明。在这里，针对与在实施方式1说明了的SBD的制造工序不同的工序进行说明。

[0089] 图8表示与在实施方式1说明了的SBD的制造工序不同的SBD的制造工序。图8表示的制造工序设置在实施方式1的制造工序中说明 了的形成第一区域7的工序之后。具体地，在碳化硅层2的表面内，将抗蚀剂9作为掩膜，离子注入作为p型杂质的铝(Al)和硼-(B)(在图8中以箭头B表示。)，以相接于第一区域7的外侧的方式形成p 型的第二区域
10。再有，第二区域10的p型杂质浓度比第一区域7的p型杂质浓度低。在离子注入后，除去抗蚀剂9。再有，在图8中，与在实施方式1中表示的部分是相同附图标记的部分，表示同一或相当的部分，在这里省略说明。

[0090] 在第二区域10形成后，在实施方式1的制造工序中表示的活性化退火处理以后的工序成为参考。但是，在该实施方式2中，在活性化退火处理时，如图9所示，通过注入到第一区域7和第二区域10的硼扩散到碳化硅层2内，从而在碳化硅层2的表面内，形成由第一JTE区域8a到第五JTE区域8e构成的JTE区域8。再有，活性化退火处理时的硼的扩散方向是碳化硅晶片的面内方向大、深度方向小，这与实施方式1中说明的相同。 [0091] 接着，参照图9对JTE区域8的p型杂质浓度分布进行说明。

[0092] 图9表示构成JTE区域8的第一JTE区域8a、第二JTE区域8b、第三JTE区域8c、第四JTE区域8d、以及第五JTE区域8e的p型杂质浓度分布。第一JTE区域8a(图中i部分)在包含阳极电极4的端部下的区域的周围区域Y中形成，是p型杂质浓度大致固定的区域，在活性化退火处理后，也具有离子注入当初的p型杂质浓度。第三JTE区域8c(图中iv部分)在第一JTE区域8a的外侧，隔着第二JTE区域8b形成，是p型杂质浓度大致固定的区域，在活性化退火处理后，也具有离子注入当初的p型杂质浓度。此外第三JTE区域8c的p型杂质浓度比第一JTE区域8a的p型杂质浓度低。第二JTE区域8b在第一JTE区域8a和第三JTE区域8c之间形成。第二JTE区域8b是p型杂质浓度从阳极电极4的端部朝向周围区域Y的外侧，连续地下降的区域。此外，第二JTE区域8b的p型杂质浓度从第一JTE区域8a的p型杂质浓度起连续地下降到第三JTE区域8c的p型杂质浓度。第四JTE区域8d在第三JTE区域8c的外侧形成，是p型杂质浓度从阳极电极4的端部朝向周围区域Y的外侧，连续地下降的区域。此外，第四JTE区域8d的p型杂质浓度在从第三JTE区域8c的p型杂质浓度起至反转为n型为止连续地下降。第五JTE区域8e在作为第一JTE区域8a 的另一方侧的内侧形成。第五JTE区域8e是p型杂质浓度从阳极电极4的端部朝向单元区域X的内侧，从第一JTE区域8a的p型杂质浓度起连续地下降的区域。第二JTE区域8b的浓度梯度，是通过离子注入而形成的第一区域7的边界(界面)附近(图中ii部分)的硼通过活性化退火处理，向通过离子注入而形成的硼浓度低的第二区域10侧(图中iii部分)扩散而形成。此外，第四JTE区域8d的浓度梯度，是通过离子注入而形成的第二区域10的结附近(图中v部分)的硼通过活性化退火处理，向硼浓度低的碳化硅层2侧(图中vi部分)扩散而形成。

[0093] 在该第一JTE区域8a到第五JTE区域8e中，由于第五JTE区域8e被源极电极4覆盖，所以不对在阳极电极4的端部产生的电场的缓和做出贡献。因此对在阳极电极4的端部产生的电场的缓和做出贡献的JTE区域8，成为从在包含阳极电极4的端部下的周围区域Y形成的第一JTE区域8a到第四JTE区域8d。

[0094] 此外，在离子注入时注入的硼和铝的量以及比率以如下方式设定，即，在活性化退火处理后，形成由第一JTE区域8a到第四JTE区域8d构成的JTE区域8的p型杂质浓度，从阳极电极4的端部朝向周围区域Y的外侧，从高浓度向低浓度下降的浓度梯度。 [0095] 例如，在作为离子注入后的第一区域7的p型杂质浓度将铝和硼均作为10、作为离子注入后的第二区域10的p型杂质浓度将铝和硼均作为5、将活性化退火处理中的向周围的硼的扩散比率与实施方式1同样地作为40％的情况下，在活性化退火处理后，第一JTE区域8a(图中i部分)的p型杂质浓度为20(＝10+10)，第二JTE区域8b的ii部分和iii部分的p型杂质浓度作为平均值分别为18(＝10+(10-2))和12(＝5+(5+2))，第三JTE区域8c(图iv部分)的p型杂质浓度为10(＝5+5)，第四JTE区域8d的v部分和vi部分的p型杂质浓度作为平均值分别为8(＝5+3)和2(＝0+2)，可知形成JTE区域8的p型杂质浓度从阳极电极4的端部朝向周围区域Y的外侧下降的浓度梯度。

[0096] 此外，通过硼的扩散而形成的第二JTE区域8b和第四JTE区域8d的宽度分别是从2μm到4μm。该宽度与实施方式1表示的2μm到4μm同样地，可以说对电场缓和具有充分的效果。

[0097] 在本发明的实施方式2中，在碳化硅层2的表面内，离子注入作 为p型杂质的铝和硼，形成具有规定间隔的第一区域7，在该第一区域7的外侧离子注入作为p型杂质的铝和硼，形成比第一区域7具有低p型杂质浓度的第二区域10之后，通过活性化退火处理使第一区域7和第二区域10中含有的硼向碳化硅层2的面内方向扩散，从而在包含阳极电极4的端部下的区域的周围区域Y，形成具有p型杂质浓度从阳极电极4的端部朝向周围区域Y的外侧，从高浓度下降到低浓度的浓度梯度的JTE区域8。由此，JTE区域8成为杂质浓度阶梯状地降低的多个p型区域，因此能够具有所希望的耐电压特性。此外，能够通过通常的离子注入后的活性化退火处理形成大的p型杂质浓度范围的JTE区域8。因此，不需要像现有技术那样，为了得到朝向周围区域使p型杂质浓度阶梯状地降低的多个p型区域构成的JTE区域而需要许多制造工序。该制造工序的减少导致制造成本的降低，由此能够降低碳化硅半导体装置的成本。

[0098] 再有，在该实施方式2中，以形成2个离子注入区域，通过活性化退火处理形成JTE区域为例进行了说明，但形成2个以上的离子注入区域，通过活性化退火处理形成JTE区域也可。参考该实施方式2，通过在形成朝向周围区域的外侧使p型杂质浓度阶梯状地降低的多个离子注入区域之后，进行活性化退火处理，从而能够在包含阳极电极4的端部下的周围区域Y，形成具有p型杂质浓度从阳极电极4的端部朝向周围区域，从高浓度降低到低浓度的浓度梯度的JTE区域。该JTE区域成为杂质浓度阶梯状地降低的多个p型区域，是杂质浓度范围大的p型区域，因此能够具有所希望的耐电压特性。

[0099] <实施方式3>

[0100] 在实施方式2中，对作为p型杂质的硼和铝进行离子注入，形成第一区域7，因此通过活性化退火处理在作为第一JTE区域8a的另一方侧的内侧，形成了作为JTE区域8所不需要的第五JTE区域8e。该第五JTE区域8e减小阳极电极4的有效面积(肖特基结面积)，因此通电时的损失增加。

[0101] 在该实施方式3中，为了阻止该第五JTE区域8e的形成，仅以铝的离子注入形成实施方式2中表示的第一区域7。其它与实施方式2表示的制造方法相同。由此，由于在活性化退火处理时向第一区域7的 周围的硼的扩散消失，所以不形成第五JTE区域8e和第二JTE区域8b。

[0102] 图10是表示本发明的实施方式3的SBD的结构的剖面图，与在实施方式2中表示的图7的差异在于，没有第二JTE区域8b和在第一JTE区域8a的内侧的单元区域X形成的第五JTE区域8e，其它的方面相同。由此，图10中赋予与图7相同的符号，省略详细的说明。再有，图10表示SBD的单侧的结构，实际上是在中心轴P成为对称结构。此外，图11是表示本发明的实施方式3的活性化退火处理后的JTE区域8的p型杂质浓度分布的说明图，与在实施方式2中表示的图9的差异在于，没有第五JTE区域8e和第二JTE区域8b，其它的方面相同。再有，关于制造方法，可以参考在实施方式2中说明了的制造工序，因此在这里省略说明。

[0103] 在本实施方式3中，与实施方式2同样地，在包含阳极电极4的端部下的区域的周围区域Y，形成具有p型杂质浓度从阳极电极4的端部朝向周围区域Y的外侧，从高浓度下降到低浓度的浓度梯度的JTE区域8，因此即使第二JTE区域8b消失，JTE区域8也成为杂质浓度阶梯状地降低的多个p型区域，能够具有所希望的耐电压特性。此外与实施方式2同样地，与现有技术相比不需要很多的制造工序。进而，在实施方式3中在第一JTE区域
8a的内侧的单元区域X不形成第五JTE区域8e，因此阳极电极4的有效面积不会变小，能够防止通电时的损失的增加。

[0104] <实施方式4>

[0105] 在实施方式1到3中，作为碳化硅半导体装置针对在SBD形成的JTE区域进行了说明，在这里说明的JTE区域的制造方法也能够应用到其他的碳化硅半导体装置。在本实施方式4中，作为碳化硅半导体装置以pn二极管为例进行说明。

[0106] 图12是表示本发明的实施方式4的pn二极管的结构的剖面图。图12表示pn二极管的单侧的结构，实际上是在中心轴P成为对称结构。图13到图18是表示作为本发明的实施方式4的pn二极管的制造工序的说明图。此外图19是表示作为本发明的实施方式4的活性化退火处理后的JTE区域的p型杂质浓度分布的说明图。

[0107] 在图12中，在n+型(第一导电型)的碳化硅衬底15的表面上设 置有n-型(第一导电型)的碳化硅层16。此外，在碳化硅层16的表面内设置有p型(第二导电型)的阱+区域17，在该阱区域17的表面内设置有p 型(第二导电型)的接触区域18。此外在碳化硅层16的表面内，在阱区域17的外侧设置有JTE区域19。该JTE区域19从杂质浓度分布的特征来看，分为从第一JTE区域19a到第三JTE区域19c的3个区域。进而在接触区域18的表面上设置有阳极电极(第一电极)20，在碳化硅衬底15的背面上设置有阴极电极(第二电极)21。再有，形成有阱区域17的范围X是作为二极管进行工作的单元区域，该单元区域X的外侧的范围Y是形成对在pn结的端部产生的电场进行缓和的JTE区域19的周围区域。

[0108] 接着，参照图13至图18对本发明的实施方式4的pn二极管的制造工序进行说明。

[0109] 首先，在n+型的碳化硅衬底15的表面上，通过外延结晶生长法形成n-型的碳化硅层16。以半导体衬底15和碳化硅层16构成碳化硅晶片。(参照图13)

[0110] 接着在碳化硅层16的表面内，将抗蚀剂22作为掩膜，离子注入作为p型杂质的铝(A1)和硼(B)(在图14中以箭头A表示。)，有选择地形成p型的第一区域23。在离子注入后，除去抗蚀剂22。(参照图14)

[0111] 接着在第一区域23的表面内，将抗蚀剂24作为掩膜，离子注入作为p型杂质的铝+(A1)(在图15中以箭头B表示。)，有选择地形成p 型的接触区域18。在离子注入后，除去抗蚀剂24。该接触区域18是为了降低作为在对阱区域17和阳极电极(第一电极)20进行电连接时的电阻的接触电阻而形成的。(参照图15)

[0112] 接着在碳化硅层16的表面内，将抗蚀剂25作为掩膜，离子注入作为p型杂质的铝(Al)和硼(B)(在图16中以箭头C表示。)，以相接于第一区域23的外侧的方式有选择地-形成p 型的第二区域26。再有，第二区域26的p型杂质浓度比第一区域23的p型杂质浓度低。在离子注入后，除去抗蚀剂25。(参照图16)

[0113] 接着以高温对碳化硅晶片进行活性化退火处理(例如、在氩(Ar)气氛中1500℃，30分)。由此，注入离子以电方式被活性化，并且通过离子注入产生的结晶缺陷恢复。(参照图17)

[0114] 此外，在活性化退火处理时，注入到第一区域23和第二区域26的硼扩散到碳化硅层16内，由此，在碳化硅层16的表面内形成阱区域17和在阱区域17的外侧由第一JTE区域19a、第二JTE区域19b和第三JTE区域19c构成的JTE区域19。再有，活性化退火处理时的硼的扩散方向是碳化硅晶片的面内方向大、深度方向小，这与实施方式1中说明的相同。

[0115] 接着，在碳化硅层16的表面上通过溅射等的物理气相生长法(PVD：Physical Vapor deposition，物理气相沉积)形成金属膜之后，除去不要的部分形成阳极电极20(第一电极)。阳极电极20在单元区域X的接触区域18的表面上形成。在这里作为成为阳极电极20的材料，例如能够举出铝(Al)或镍(Ni)。(参照图18)

[0116] 最后，在碳化硅衬底15的背面上，通过溅射等的物理气相生长法形成阴极电极21(第二电极)。由此，图12所示的pn二极管的主要部分完成。

[0117] 接着，参照图19对JTE区域19的p型杂质浓度分布进行说明。

[0118] 图19表示构成JTE区域19的第一JTE区域19a、第二JTE区域19b和第三JTE区域19c的p型杂质浓度分布。第一JTE区域19a(图中I部分和II部分)在阱区域17的外侧形成。第一JTE区域19a是p型杂质浓度从阱区域17的端部朝向周围区域Y的外侧连续地下降的区域。此外，第一JTE区域19a的p型杂质浓度从阱区域17的p型杂质浓度起连续地下降到第二JTE区域19b的p型杂质浓度。第二JTE区域19b(图中III部分)在第一JTE区域19a的外侧形成，是p型杂质浓度大致固定的区域，在退火处理后也具有离子注入当初的p型杂质浓度。第三JTE区域19c(图中IV和V部分)在第二JTE区域19b的外侧形成。第三JTE区域19c是p型杂质浓度从第二JTE区域19b的端部朝向周围区域Y的外侧连续地下降的区域。即，第三JTE区域19c的p型杂质浓度在从第二JTE区域19b的p型杂质浓度起至反转为n型为止连续地下降。第一JTE区域19b的浓度梯度，是通过离子注入而形成的第一区域23的边界(界面)附近(图中I部分)的硼通过活性化退火处理，向通过离子注入而形成的硼浓度低的第二区域26侧(图中II部分)扩散而形成。此外，第三JTE区域19c的浓度梯度，是通过离子注入而形成的第二区域26的结附近(图中IV部分)的硼通过 活性化退火处理，向硼浓度低的碳化硅层2侧(图中V部分)扩散而形成。

[0119] 此外，在离子注入时注入的硼和铝的量和比率以如下方式设定，即，在活性化退火处理后，形成由第一JTE区域19a到第三JTE区域19c构成的JTE区域19的p型杂质浓度，从阱区域17的端部朝向周围区域Y的外侧，从高浓度向低浓度下降的浓度梯度。 [0120] 此外，通过硼的扩散而形成的第一JTE区域19a和第三JTE区域19c的宽度分别是从2μm到4μm。该宽度与实施方式1表示的从2μm到4μm同样地，可以说对电场缓和具有充分的效果。

[0121] 在本发明的实施方式4的碳化硅半导体装置的制造方法中，在碳化硅层16的表面内，离子注入作为p型杂质的铝和硼，形成第一区域23，在该第一区域23的外侧离子注入作为p型杂质的铝和硼，形成比第一区域23具有低p型杂质浓度的第二区域26之后，通过活性化退火处理使第一区域23和第二区域26中含有的硼向碳化硅层16的面内方向扩散，从而形成阱区域17、和在该阱区域17的外侧具有p型杂质浓度从阱区域17的端部朝向周围区域Y的外侧，从高浓度下降到低浓度的浓度梯度的JTE区域19。由此，JTE区域19成为杂质浓度阶梯状地降低的多个p型区域，能够具有所希望的耐电压特性。此外，能够通过通常的离子注入后的活性化退火处理形成大的p型杂质浓度范围的JTE区域19。因此，不像现有技术那样，为了得到朝向周围区域使p型杂质浓度阶梯状地降低的多个p型区域构成的JTE区域而需要许多制造工序。该制造工序的减少导致制造成本的降低，由此能够降低碳化硅半导体装置的成本。

[0122] <实施方式5>

[0123] 在实施方式4中，对作为p型杂质的硼和铝进行离子注入，形成第一区域23，通过活性化退火处理形成阱区域17，但在该实施方式5中，仅以铝的离子注入形成第一区域23，通过活性化退火处理形成阱区域17。其它与实施方式4表示的制造方法相同。 [0124] 图20是表示本发明的实施方式5的pn二极管的结构的剖面图，该结构除了与实施方式4所示的图12在没有第一JTE区域19a的方面之外，基本相同。由此，图20中赋予与图12相同的符号，省略详细 的说明。再有，图20表示pn二极管的单侧的结构，实际上是在中心轴P成为对称结构。再有，关于具体的制造方法，可以参考在实施方式4中说明了的制造工序，因此在这里省略说明。

[0125] 在本实施方式5中，与实施方式4同样地，因为形成具有p型杂质浓度从阱区域17的端部朝向周围区域Y，从高浓度下降到低浓度的浓度梯度的JTE区域19，因此即使没有第一JTE区域19a，JTE区域19也成为杂质浓度阶梯状地降低的多个p型区域，因此能够具有所希望的耐电压特性。此外与实施方式4同样地，与现有技术相比不需要很多的制造工序。进而，由于硼没有被注入阱区域17，所以能够防止阱区域的高电阻化或深杂质能级(impurity level)导致的元件特性的恶化。

[0126] 此外，在本实施方式5中，通过使第二区域26的注入深度与第一区域23的注入深度相等，或比第一区域23的注入深度深，则在活性化退火处理时，第二区域26中包含的硼向碳化硅晶片的深度方向少许扩散，由此如图21和图22所示，以覆盖阱区域17的外侧下端部(图21、图22中以S表示。)的方式，形成第四JTE区域19d。该第四JTE区域19d具有对阱区域17的外侧下端部S的电场进行缓和的效果。

[0127] <实施方式6>

[0128] 在实施方式4中，针对在通过离子注入形成第一区域23和第二区域26之后进行活性化退火处理，形成具有大的p型杂质浓度范围的JTE区域19的情况进行了表示，但通过离子注入形成的区域是3个或其以上也可。以下，针对通过离子注入形成的区域是3个的情况进行说明。

[0129] 图23是表示本发明的实施方式6的pn二极管的结构的剖面图。图24是表示本发明的实施方式6的pn二极管的制造工序的说明图，说明与实施方式4的pn二极管的制造工序不同的工序。此外图25是表示作为本发明的实施方式6的活性化退火处理后的JTE区域的p型杂质浓度分布的说明图。再有，图23表示pn二极管的单侧的结构，实际上是在中心轴P成为对称结构。

[0130] 在图23中，与实施方式4的图12中表示的部分是相同附图标记的部分，表示相同或相当的部分，在这里省略说明。与实施方式4不同的结构是在碳化硅层16的表面内，代- -替p 型(第二导电型)的JTE 区域19，设置有p 型(第二导电型)的JTE区域27。该JTE区域27从p型杂质浓度分布的特征来看，分为从第一JTE区域27a到第五JTE区域27e的
5个区域。再有，与实施方式4同样地，形成有阱区域17的范围X是作为二极管进行工作的单元区域，该单元区域X的外侧的范围Y是形成对在pn结的端部产生的电场进行缓和的JTE区域27的周围区域。

[0131] 接着，对本发明的实施方式6的pn二极管的制造工序进行说明。在这里，针对与在实施方式4说明了的pn二极管的制造工序不同的工序进行说明。

[0132] 图24表示与在实施方式4说明了的pn二极管的制造工序不同的pn二极管的制造工序。图24表示的制造工序设置在实施方式4的制造工序中说明了的形成第二区域26的工序之后。具体地，在碳化硅层16的表面内，将抗蚀剂28作为掩膜，离子注入作为p型杂质的铝(Al)和硼(B)(在图24中以箭头D表示。)，以相接于第二区域26的外侧的方式-形成p 型的第三区域29。再有，第三区域29的p型杂质浓度比第二区域26的p型杂质浓度低。在离子注入后，除去抗蚀剂28。再有，在图24中，与实施方式4中表示的部分是相同附图标记的部分，表示相同或相当的部分，在这里省略说明。

[0133] 在第三区域29形成后，参考在实施方式4的制造工序中表示的活性化退火处理以后的工序。但是，在该实施方式6中，在活性化退火处理时，如图23所示，通过注入到第一区域23、第二区域26和第三区域29的硼扩散到碳化硅层16内，从而在碳化硅层16的表面内，形成由第一JTE区域27a到第五JTE区域27e构成的JTE区域27。此外，第一JTE区域27a的区域成为阱区域17。

[0134] 接着，参照图25对JTE区域27的p型杂质浓度分布进行说明。

[0135] 图25表示构成JTE区域27的第一JTE区域27a、第二JTE区域27b、第三JTE区域27c、第四JTE区域27d、以及第五JTE区域27e的p型杂质浓度分布。第一JTE区域27a(图中i部分和ii部分)在阱区域17的外侧的周围区域Y形成。第一JTE区域27a是p型杂质浓度从阱区域17的端部朝向周围区域Y的外侧连续地下降的区域。此外，第一JTE区域
27a的p型杂质浓度从阱区域17的p型杂质浓度起连续地下降到第二JTE区域27b的p型杂质浓度。第二JTE区域27b(图 中iii部分)在第一JTE区域27a的外侧形成，是p型杂质浓度大致固定的区域，在活性化退火处理后，也具有离子注入当初的p型杂质浓度。第三JTE区域27c(图中iv部分和v部分)在第二JTE区域27b的外侧的周围区域Y形成。
第三JTE区域27c是p型杂质浓度从第二JTE区域27b的端部朝向周围区域Y的外侧连续地下降的区域。即，第三JTE区域27c的p型杂质浓度从第二JTE区域27b的p型杂质浓度起连续地下降到第四JTE区域27d的p型杂质浓度。第四JTE区域27d(图中vi部分)在第三JTE区域27c的外侧形成，是p型杂质浓度大致固定的区域，在活性化退火处理后，也具有离子注入当初的p型杂质浓度。第五JTE区域27e(图中vii部分和viii部分)在第四JTE区域27d的外侧的周围区域Y形成。第五JTE区域27e是从第四JTE区域27d的端部朝向周围区域Y的外侧，在从第四JTE区域27d的p型杂质浓度起至反转为n型之前连续地下降的区域。第一JTE区域27a的浓度梯度，是通过离子注入而形成的第一区域23的边界(界面)附近(图中i部分)的硼通过活性化退火处理，向通过离子注入而形成的硼浓度低的第二区域26侧(图中ii部分)扩散而形成。此外，第三JTE区域27c的浓度梯度，是通过离子注入而形成的第二区域26的边界(界面)附近(图中iv部分)的硼通过活性化退火处理，向硼浓度低的第三区域29侧(图中v部分)扩散而形成。此外，第五JTE区域27e的浓度梯度，是通过离子注入而形成的第三区域29的结附近(图中vii部分)的硼通过活性化退火处理，向硼浓度低的碳化硅层2侧(图中viii部分)扩散而形成。 [0136] 此外，在离子注入时注入的硼和铝的量和比率以如下方式设定，即，在活性化退火处理后，由第一JTE区域27a到第五JTE区域27e构成的JTE区域27的p型杂质浓度，从阱区域17的端部朝向周围区域Y的外侧形成从高浓度向低浓度下降的浓度梯度。 [0137] 此外，通过硼的扩散而形成的第一JTE区域27a、第三JTE区域27c和第五JTE区域27e的宽度分别是从2μm到4μm。该宽度与实施方式1表示的2μm到4μm同样地，可以说对电场缓和具有充分的效果。

[0138] 在本发明的实施方式6的碳化硅半导体装置的制造方法中，在碳化硅层16的表面内，离子注入作为p型杂质的铝和硼，形成第一区域23，在该第一区域23的外侧离子注入作为p型杂质的铝和硼，形成比 第一区域23具有低p型杂质浓度的第二区域26，进而在该第二区域26的外侧离子注入作为p型杂质的铝和硼，形成比第二区域26具有低p型杂质浓度的第三区域29之后，通过活性化退火处理使第一区域23、第二区域26和第三区域29中含有的硼向碳化硅层16的面内方向扩散，从而形成阱区域17、和在该阱区域17的外侧具有p型杂质浓度从阱区域17的端部朝向周围区域Y的外侧，从高浓度下降到低浓度的浓度梯度的JTE区域27。由此，JTE区域27成为杂质浓度阶梯状地降低的多个p型区域，因此能够具有所希望的耐电压特性。此外，能够通过通常的离子注入后的活性化退火处理形成大的p型杂质浓度范围的JTE区域27。因此，不像现有技术那样，为了得到朝向周围区域使p型杂质浓度阶梯状地降低的多个p型区域构成的JTE区域而需要许多制造工序。该制造工序的减少导致制造成本的降低，由此能够降低碳化硅半导体装置的成本。 [0139] 再有，在该实施方式6中，以形成3个离子注入区域，通过活性化退火处理形成JTE区域为例进行了说明，但形成3个以上的离子注入区域，通过活性化退火处理形成JTE区域也可。参考该实施方式6，通过在形成使p型杂质浓度朝向周围区域的外侧阶梯状地降低的多个离子注入区域之后，进行活性化退火处理，从而能够形成具有p型杂质浓度从阱区域17的端部朝向周围区域Y从高浓度降低到低浓度的浓度梯度的JTE区域。该JTE区域成为杂质浓度阶梯状地降低的多个p型区域，是杂质浓度范围大的p型区域，因此能够具有所希望的耐电压特性。

[0140] <实施方式7>

[0141] 在实施方式6中，对作为p型杂质的硼和铝进行离子注入，形成第一区域23，通过活性化退火处理形成阱区域17，但与实施方式5同样，仅以铝的离子注入形成第一区域23，通过活性化退火处理形成阱区域17也可。其它与实施方式6表示的制造方法相同。 [0142] 图26是表示本发明的实施方式7的pn二极管的结构的剖面图，该结构除了与实施方式6所示的图23在没有第一JTE区域27a的方面之外基本相同。由此，图26中赋予与图23相同的符号，省略详细的说明。再有，图26表示pn二极管的单侧的结构，实际上是在中心轴P 成为对称结构。再有，关于具体的制造方法，可以参考在实施方式6中说明了的制造工序，因此在这里省略说明。

[0143] 在本实施方式7中，与实施方式6同样地，因为形成具有p型杂质浓度从阱区域17的端部朝向周围区域Y，从高浓度下降到低浓度的浓度梯度的JTE区域27，因此即使没有第一JTE区域27a，JTE区域27也成为杂质浓度阶梯状地降低的多个p型区域，因此能够具有所希望的耐电压特性。此外与实施方式6同样地，与现有技术相比不需要很多的制造工序。进而，由于硼没有被注入阱区域17，所以能够防止阱区域的高电阻化或深杂质能级导致的元件特性的恶化。

[0144] 此外，虽然没有图示，但在本实施方式7中，通过使第二区域26的注入深度与第一区域23的注入深度相等，或比第一区域23的注入深度深，则在活性化退火处理时，第二区域26中包含的硼向作为碳化硅晶片的垂直方向的深度方向少许扩散，由此，以覆盖阱区域17的外侧下端部的方式形成p型区域。该p型区域具有对阱区域17的外侧下端部的电场进行缓和的效果。

[0145] <实施方式8>

[0146] 在实施方式1到3中，作为碳化硅半导体装置以SBD为例，或在实施方式4到7中，作为碳化硅半导体装置以pn二极管为例，主要针对JTE区域进行了说明。在本实施方式8中，作为碳化硅半导体装置以MOSFET为例进行说明。

[0147] 图27是表示本发明的实施方式8的MOSFET的结构的剖面图。图27表示MOSFET的单侧的结构，实际上是在中心轴P成为对称结构。图28到图36是表示本发明的实施方式8的MOSFET的制造工序的说明图。此外图37是表示本发明的实施方式8的活性化退火处理后的JTE区域的p型杂质浓度分布的说明图。

[0148] 在图27中，在n+型(第一导电型)的碳化硅衬底41的表面上设置有n-型(第一导电型)的碳化硅层42。此外在碳化硅层42的表面内，p型(第二导电型)的阱区域43具有规定间隔而设置，此外在阱区域43的表面内，设置有n型(第一导电型)的源极区域+44、在源极区域44的外侧设置有p 型(第二导电型)的接触区域45。进而在碳化硅层42的表面内，在阱区域43的外侧设置有JTE区域46。该JTE区 域46从杂质浓度分布的特征来看，分为第一JTE区域46a和第二JTE区域46b的2个区域。此外在碳化硅层42的表面上，至少以覆盖被源极区域44和阱区域43之间的碳化硅层42的表面露出部夹着的阱区域43(称为沟道区域。)的方式，隔着栅极氧化膜49设置栅极电极50，此外设置有电连接于源极区域44和接触区域45的源极电极(第一电极)52。进而在碳化硅层42的表面上，以覆盖栅极电极50的方式设置有层间绝缘膜51，此外从阱区域43的外缘部到周围区域Y隔着氧化膜47设置有绝缘膜48。此外在碳化硅衬底41的背面上设置有漏极电极(第二电极)53。再有，形成有阱区域43的范围X是作为MOSFET进行工作的单元区域，该单元区域X的外侧的范围Y是形成对在pn结的端部产生的电场进行缓和的JTE区域46的周围区域。

[0149] 接着，参照图28至图37对本发明的实施方式8的MOSFET的制造工序进行说明。 [0150] 首先，在n+型的碳化硅衬底41的表面上，通过外延结晶生长法形成n-型的碳化硅层42。以半导体衬底41和碳化硅层42构成碳化硅晶片。(参照图28)

[0151] 接着在碳化硅层42的表面内，将抗蚀剂54作为掩膜，离子注入作为p型杂质的铝(Al)和硼(B)(在图29中以箭头A表示。)，具有规定的间隔有选择地形成p型的第一区域55。在离子注入后，除去抗蚀剂54(参照图29)。

[0152] 接着在碳化硅层42的表面内，将抗蚀剂56作为掩膜，离子注入作为p型杂质的铝-(Al)和硼(B)(在图30中以箭头B表示。)，在第一区域55的外侧有选择地形成p 型的第二区域57。再有，第二区域57的p型杂质浓度比第一区域55的p型杂质浓度低。在离子注入后，除去抗蚀剂56。(参照图30)

[0153] 接着在第一区域55的表面内，将抗蚀剂58作为掩膜，离子注入作为n型杂质的磷(P)或氮(N)(在图31中以箭头C表示。)，有选择地形成n型的源极区域44。在离子注入后，除去抗蚀剂58。(参照图31)

[0154] 接着在第一区域55的表面内，将抗蚀剂59作为掩膜，离子注入作为p型杂质的铝+(Al)(在图32中以箭头D表示。)，在源极区域44的外侧有选择地形成p 型的接触区域
45。在离子注入后，除去抗蚀剂 59。该接触区域45是为了降低作为在对阱区域43和源极电极(第一电极)52进行电连接时的电阻的接触电阻而形成的。(参照图32) [0155] 接着以高温对碳化硅晶片进行活性化退火处理(例如、在氩(Ar)气氛中1500℃，
30分)。由此，注入离子以电方式被活性化，并且通过离子注入产生的结晶缺陷恢复。(参照图33)

[0156] 此外，在活性化退火时，注入到第二区域57的硼扩散到碳化硅层42内，由此，在碳化硅层42的表面内形成阱区域43和在阱区域43的外侧由第一JTE区域46a、第二JTE区域46b构成的JTE区域46。再有，活性化退火处理时的硼的扩散方向是碳化硅晶片的面内方向大、深度方向小，这与实施方式1中说明的相同。

[0157] 接着，通过热氧化法在碳化硅层42的表面上形成由二氧化硅(SiO2)构成的氧化膜60。(参照图34)

[0158] 接着，通过化学气相生长法，在氧化膜60的表面上形成多晶硅膜，将抗蚀剂作为掩膜，通过使用湿法或等离子体的蚀刻法除去不要部分，形成栅极电极50。该栅极电极50以至少覆盖被源极区域44和碳化硅层42的表面露出部夹着的阱区域43、即沟道区域的方式形成。(参照图34)

[0159] 接着，通过使用了TEOS(Tetraethoxysilane，四乙氧基甲硅烷)气体的CVD(Chemical Vapor Deposition，化学气相沉积)等的化学气相生长法，在栅极电极50和氧化膜60的表面上，形成由二氧化硅(SiO2)构成的绝缘膜61。(参照图34) [0160] 接着，将抗蚀剂作为掩膜，通过使用了湿法或等离子体的蚀刻法，以接触区域45和源极区域44的一部分露出的方式，除去绝缘膜61和氧化膜60。之后除去抗蚀剂。由此，形成氧化膜47、栅极氧化膜49、绝缘膜48和层间绝缘膜51。(参照图35) [0161] 接着，在露出的接触区域45和源极区域44的一部分、以及绝缘膜48和层间绝缘膜51的表面上，通过溅射等的物理气相生长法(PVD：Physical Vaper deposition，物理气相沉积)，形成由铝(Al)或镍(Ni)等的金属材料构成的金属膜之后，将抗蚀剂作为掩膜，除去不要部分，在接触区域45和源极区域44的一部分的表面上形成源极电极(第一电极)52。之后，除去抗蚀剂。(参照图36)

[0162] 最后，在碳化硅衬底41的背面上，通过溅射等的物理气相生长法 形成漏极电极53(第二电极)。由此，图27所示的MOSFET的主要部分完成。

[0163] 接着，参照图37对JTE区域46的p型杂质浓度分布进行说明。

[0164] 图37表示构成JTE区域46的第一JTE区域46a和第二JTE区域46b的p型杂质浓度分布。第一JTE区域46a(图中I部分)在阱区域43的外侧形成。第一JTE区域46b是p型杂质浓度从阱区域43的端部朝向周围区域Y的外侧大致固定的区域，在活性化退火处理后，也具有大致离子注入当初的p型杂质浓度。第二JTE区域46b(图中II和III部分)在第一JTE区域46a的外侧形成。第二JTE区域46b是p型杂质浓度从第一JTE区域46a的端部朝向周围区域Y的外侧连续地下降的区域。即，第二JTE区域46b的p型杂质浓度在从第一JTE区域46a的p型杂质浓度到反转为n型为止连续地下降。第二JTE区域
46b的浓度梯度，如针对制造工序说明过的那样，是通过离子注入而形成的第二区域57的结附近(图中II部分)的硼通过活性化退火处理，向硼浓度低的碳化硅层2侧(图中III部分)扩散而形成。

[0165] 此外，在离子注入时注入的硼和铝的量和比率以如下方式设定，即，在活性化退火处理后，形成由第一JTE区域46a到第二JTE区域46e构成的JTE区域46的p型杂质浓度，从阱区域43的端部朝向周围区域Y的外侧，从高浓度向低浓度下降的浓度梯度。 [0166] 此外，通过硼的扩散而形成的第二JTE区域46b的宽度是从2μm到4μm。该宽度与实施方式1表示的2μm到4μm同样地，可以说对电场缓和具有充分的效果。 [0167] 在本发明的实施方式8的碳化硅半导体装置的制造方法中，在碳化硅层42的表面内，离子注入作为p型杂质的铝和硼，具有规定的间隔而形成第一区域55，在该第一区域55的外侧离子注入作为p型杂质的铝和硼，形成比第一区域55具有低p型杂质浓度的第二区域57之后，通过活性化退火处理使第二区域57中含有的硼向碳化硅层42的面内方向扩散，从而形成阱区域43、和具有p型杂质浓度从阱区域43的端部朝向周围区域Y，从高浓度下降到低浓度的浓度梯度的JTE区域46。由此，JTE区域46成为杂质浓度阶梯状地降低的多个p型区域，能够具有所希望的耐电压特性。此外，能够通过通常的离子注入后的活性化退火处理形成大的p型杂质浓度范围的JTE区域46。因此，不 像现有技术那样，为了得到朝向周围区域使p型杂质浓度阶梯状地降低的多个p型区域构成的JTE区域而需要许多制造工序。该制造工序的减少导致制造成本的降低，由此能够降低碳化硅半导体装置的成本。

[0168] <实施方式9>

[0169] 在实施方式8中，针对在通过离子注入形成第一区域55和第二区域57之后进行活性化退火处理，形成具有大的p型杂质浓度范围的JTE区域46的情况进行了表示，但通过离子注入形成的区域是3个或其以上也可。以下，针对通过离子注入形成的区域是3个的情况进行说明。

[0170] 图38是表示本发明的实施方式9的MOSFET的结构的剖面图。图39是表示本发明的实施方式9的MOSFET的制造工序的说明图，说明与实施方式8的MOSFET的制造工序不同的工序。此外图40是表示作为本发明的实施方式9的活性化退火处理后的JTE区域的p型杂质浓度分布的说明图。再有，图38表示MOSFET的单侧的结构，实际上是在中心轴P成为对称结构。

[0171] 在图38中，与实施方式8的图27中表示的部分是相同附图标记的部分，表示相同或相当的部分，在这里省略说明。与实施方式8不同的结构是在碳化硅层42的表面内，- -代替p 型(第二导电型)的JTE区域46，设置有p 型(第二导电型)的JTE区域62。该JTE区域62从p型杂质浓度分布的特征来看，能够分为从第一JTE区域62a到第四JTE区域62d的4个区域。再有，与实施方式8同样地，形成有阱区域43的范围X是作为MOSFET进行工作的单元区域，该单元区域X的外侧的范围Y是形成对在pn结的端部产生的电场进行缓和的JTE区域的周围区域。

[0172] 接着，对本发明的实施方式9的MOSFET的制造工序进行说明。在这里，针对与在实施方式8说明了的MOSFET的制造工序不同的工序进行说明。

[0173] 图39表示与在实施方式8说明了的MOSFET的制造工序不同的MOSFET的制造工序。图39表示的制造工序设置在实施方式8的制造工序中说明了的形成第二区域57的工序之后。具体地，在碳化硅层42的表面内，将抗蚀剂63作为掩膜，离子注入作为p型杂质-的铝(Al)和硼(B)(在图39中以箭头A表示。)，在第二区域57的外侧形成p 型的第三区域64。再有，第三区域64的p型杂质浓度比第二区域57的p型杂质浓度低。在离子注入后，除去抗蚀剂63。再有，在图39中，与实施方式8表示的部分是相同附图标记的部分，表示相同或相当的部分，在这里省略说明。

[0174] 在第三区域64形成后，参考在实施方式8的制造工序中表示的活性化退火处理以后的工序。但是，在该实施方式9中，在活性化退火处理时，如图38所示，通过注入到第二区域57和第三区域64的硼扩散到碳化硅层42内，从而在碳化硅层42的表面内，形成由第一JTE区域62a到第四JTE区域62d构成的JTE区域62。此外，单元区域X中的第一JTE区域62a的内侧的区域成为阱区域43。

[0175] 接着，参照图40对JTE区域62的p型杂质浓度分布进行说明。

[0176] 图40表示构成JTE区域62的第一JTE区域62a、第二JTE区域62b和第三JTE区域62c和第四JTE区域62d的p型杂质浓度分布。第一JTE区域62a(图中i部分)在阱区域43的外侧的周围区域Y形成。第一JTE区域62a是p型杂质浓度从阱区域43的端部朝向周围区域Y的外侧大致固定的区域，在活性化退火处理后，也具有大致离子注入当初的p型杂质浓度。第二JTE区域62b(图中ii和iii部分)在第一JTE区域62a的外侧的周围区域Y形成。第二JTE区域62b是p型杂质浓度从第一JTE区域62a的端部朝向周围区域Y的外侧连续地降低的区域。即，第二JTE区域62b的p型杂质浓度从第一JTE区域62a的p型杂质浓度起连续地降低到第三JTE区域62c的p型杂质浓度。第三JTE区域62c(图中iv部分)在第二JTE区域62b的外侧形成，是p型杂质浓度大致固定的区域，在活性化退火处理后，也大致具有离子注入当初的p型杂质浓度。第四JTE区域62b(图中v和vi部分)在第三JTE区域62a的外侧的周围区域Y形成。在第四JTE区域62d中，从第三JTE区域62c的端部朝向周围区域Y的外侧，在从第三JTE区域64c的p型杂质浓度到反转为n型为止连续地下降。第二JTE区域62b的浓度梯度，是通过离子注入而形成的第二区域57的边界(界面)附近(图中ii部分)的硼通过活性化退火处理，向硼浓度低的第三区域64侧(图中iii部分)扩散而形成。此外，第四JTE区域62d的浓度梯度，是通过离子注入而形成的第三区域64的结附近(图中v部分)的硼通过活性化退火处理，向硼浓度低的碳化硅层2侧(图中 vi部分)扩散而形成。

[0177] 此外，在离子注入时注入的硼和铝的量和比率以如下方式设定，即，在活性化退火处理后，形成由第一JTE区域62a到第四JTE区域62d构成的JTE区域62的p型杂质浓度，从阱区域43的端部朝向周围区域Y的外侧，从高浓度向低浓度下降的浓度梯度。 [0178] 此外，通过硼的扩散而形成的第二JTE区域62b和第四JTE区域62d的宽度是从2μm到4μm。该宽度与实施方式1表示的2μm到4μm同样地，可以说对电场缓和具有充分的效果。

[0179] 在本发明的实施方式9的碳化硅半导体装置的制造方法中，在碳化硅层42的表面内，离子注入作为p型杂质的铝，具有规定间隔而形成第一区域55，在该第一区域55的外侧离子注入作为p型杂质的铝和硼，形成比第一区域55具有低p型杂质浓度的第二区域57，进而在该第二区域57的外侧离子注入作为p型杂质的铝和硼，形成比第二区域57具有低p型杂质浓度的第三区域64之后，通过活性化退火处理使第二区域57和第三区域64中含有的硼向碳化硅层42的面内方向扩散，从而形成阱区域43、和具有p型杂质浓度从阱区域43的端部朝向周围区域Y，从高浓度下降到低浓度的浓度梯度的JTE区域62。由此，JTE区域62成为杂质浓度阶梯状地降低的多个p型区域，因此能够具有所希望的耐电压特性。此外，能够通过通常的离子注入后的活性化退火处理形成大的p型杂质浓度范围的JTE区域
62。因此，不像现有技术那样，为了得到朝向周围区域使p型杂质浓度阶梯状地降低的多个p型区域构成的JTE区域而需要许多制造工序。该制造工序的减少导致制造成本的降低，由此能够降低碳化硅半导体装置的成本。

[0180] 再有，在该实施方式9中，以形成3个离子注入区域，通过活性化退火处理形成JTE区域为例进行了说明，但形成3个以上的离子注入区域，通过活性化退火处理形成JTE区域也可。参考该实施方式9，通过在形成使p型杂质浓度朝向周围区域的外侧阶梯状地降低的多个离子注入区域之后，进行活性化退火处理，从而能够形成具有p型杂质浓度从阱区域43的端部朝向周围区域Y从高浓度降低到低浓度的浓度梯度的JTE区域。该JTE区域成为杂质浓度阶梯状地降低的多个p型区域，是杂质浓度范围大的p型区域，因此能够具有所希望的耐电压特性。

[0181] 此外，在本发明的实施方式8和9的碳化硅半导体装置的制造方法中，仅通过铝的离子注入形成第一区域55，因此在通过活性化退火处理形成阱区域43的工序中，通过硼的扩散不能够使阱区域43的间隔、具体地是阱区域43间的碳化硅层42的宽度(图27、图38中以Z表示。)变窄。由此，能够防止沟道长度变长导致的沟道电阻的增大、或阱区域43的间隔变窄导致的JFET(Junction Field Effect Transistor，结型场效应晶体管)电阻的增大。

[0182] 此外，虽然没有图示，但在本实施方式8和9中，通过使第二区域57的注入深度与第一区域55的注入深度相等，或比第一区域55的注入深度深，则在活性化退火处理时，第二区域57中包含的硼向碳化硅晶片的深度方向少许扩散，由此，以覆盖阱区域43的外侧下端部的方式形成p型区域。该p型区域具有对阱区域43的外侧下端部的电场进行缓和的效果，这可以参考图21和图22。

[0183] 此外在各实施方式中，说明了在活性化退火时，作为几乎不在碳化硅层2内扩散的p型杂质(第一杂质)使用铝(n型杂质(第三杂质)时使用氮和磷)，作为在活性化退火时作为在碳化硅层2内扩散的p型杂质(第二杂质)使用硼，但只要是与在这里示出的杂质具有同等的特性、具体是在活性化退火处理时在碳化硅层2内具有同等的扩散特性的杂质的话就能够使用，使用这些杂质当然也包含在本发明的范围内。