本发明提供一种电话会议芯片及其电话会议控制方法。该电话会议芯片及其电话会议控制方法采用了与传统专用会议芯片完全不同的开发设计思路，包括通道计数器、时序控制单元、数据提取单元、输入缓存单元、叠加单元、输出缓存单元和数据发送单元；其中，通道计数器连接时序控制单元；数据提取单元、输入缓存单元、叠加单元、输出缓存单元和数据发送单元依次连接，且输出缓存单元反馈连接至叠加单元；时序控制单元还分别连接输入缓存单元、叠加单元和输出缓存单元；利用本发明在开发不同路数的多个会议芯片时，只需调整设置的与会路数n并相应调整初始化程序而不需要依照传统的专用会议芯片思路进行二次开发，节约了开发的时间和人力成本。
1.一种电话会议芯片，其特征在于，包括通道计数器、时序控制单元、数据提取单元、输入缓存单元、叠加单元、输出缓存单元和数据发送单元；其中，通道计数器连接时序控制单元；数据提取单元、输入缓存单元、叠加单元、输出缓存单元和数据发送单元依次连接，且输出缓存单元反馈连接至叠加单元；时序控制单元还分别连接输入缓存单元、叠加单元和输出缓存单元；
所述时序控制单元根据通道计数器记录的路数，在数据帧周期内划分若干个时隙，并以时分复用的方式控制每个数据帧周期的语音数据叠加过程；
所述数据提取单元作为数据输入口，分别从各路与会方输入的数据帧的固定位置提取语音数据，并传送至输入缓存单元进行缓存；
所述输入缓存单元根据时序控制单元的控制，每一时隙将一路语音数据传送至叠加单元；
所述叠加单元根据时序控制单元的控制，每一时隙完成两路语音数据的叠加，并将叠加数据传送至输出缓存单元进行缓存；
所述输出缓存单元根据时序控制单元的控制，每一时隙将其缓存的叠加数据反馈至叠加单元，并在每个数据帧周期的各路语音数据叠加完后将总叠加数据传送至数据发送单元；
所述数据发送单元作为数据输出口，将每个数据帧周期的总叠加数据输出。
2.根据权利要求1所述的电话会议芯片，其特征在于：该芯片采用FPGA编程实现。
3.一种电话会议控制方法，其特征在于，采用权利要求1所述电话会议芯片进行电话会议控制，具体包括如下步骤：步骤a）设置通道计数器中的与会路数n，并根据设置的与会路数进行初始化，由时序控制单元在数据帧周期内划分n-1个时隙；
步骤b）数据提取单元分别从各路与会方输入的数据帧的固定位置提取语音数据，并传送至输入缓存单元进行缓存；
步骤c）在时序控制单元的控制下，每个数据帧周期的每一时隙完成如下叠加操作：c1）输入缓存单元将一路语音数据传送至叠加单元；
c2）时序控制单元判断当前时隙是否为数据帧周期内的第一时隙，若是，则当执行操作c3）；若不是，则继续执行操作c4）；
c3）输入缓存单元再将一路语音数据传送至叠加单元；
c4）输出缓存单元将其缓存的叠加数据反馈至叠加单元；
c5）叠加单元完成两路语音数据的叠加，并将叠加数据传送至输出缓存单元进行缓存；
c6）时序控制单元判断当前时隙是否为数据帧周期内的最后一个时隙，若不是，则当前时隙的操作已完成；若是，则继续执行操作c7）；
c7）输出缓存单元将总叠加数据传送至数据发送单元；
4.根据权利要求3所述的电话会议控制方法，其特征在于：步骤c）的操作c5）中所述两路语音数据的叠加，具体流程如下：
1）对待叠加的两路语音数据分别进行A律转换或U律转换，得到两路线性编码；
3）将步骤2）叠加得到的线性叠加码进行A律或U律压缩编码后送出。
一种电话会议芯片及其电话会议控制方法
技术领域
[0001] 本发明涉及通信技术领域，特别涉及电话会议芯片技术。
背景技术
[0002] 电话会议，是指依托程控交换机和程控交换网络，实现不同地点的多部电话进行多方通话。在电话会议中，通常每一部电话占用一个语音通道，使用该电话加入到电话会议的用户为会议的一个参与方，简称与会用户。多个与会用户的电话会议控制功能是通过程控交换机的会议芯片实现的，目前采用的会议芯片有两种。一种是以Mitel公司的MT8924和ST公司的M34116为代表的专用会议芯片，但通常专用会议芯片的价格昂贵，并且其支持的与会路数已被固化在芯片程序中，对于企业而言其应用成本难以接受，或者其灵活性的难以满足开发、应用的需求。另一种是仿专用会议芯片功能而开发的ASIC（Application Specific Integrated Circuit，专用集成电路）会议芯片，这类会议芯片突破了与会路数的固化制约，更够根据需要设计出支持任意多与会路数的会议芯片；但这些ASIC会议芯片都是由传统的专用会议芯片思路之上开发而来，即预先统计与会路数，然后直接对各路与会用户的语音数据进行一次性叠加，由于不同路数的语音数据叠加方式有所不同，因此针对不同路数的会议芯片必须一个一次的开发，相互之间难以通用或移植，从而增加了开发的时间和人力成本。
发明内容
[0003] 针对现有技术的上述不足，本发明的目的在于提供一种通用性、移植性更强的电话会议芯片及其控制方法，解决电话会议芯片开发成本较高的问题。
[0004] 为解决上述技术问题，实现发明目的，本发明采用的技术方案如下：
[0005] 一种电话会议芯片，包括通道计数器、时序控制单元、数据提取单元、输入缓存单元、叠加单元、输出缓存单元和数据发送单元；其中，通道计数器连接时序控制单元；数据提取单元、输入缓存单元、叠加单元、输出缓存单元和数据发送单元依次连接，且输出缓存单元反馈连接至叠加单元；时序控制单元还分别连接输入缓存单元、叠加单元和输出缓存单元；所述通道计数器用于记录与会路数；所述时序控制单元根据通道计数器记录的路数，在数据帧周期内划分若干个时隙，并以时分复用的方式控制每个数据帧周期的语音数据叠加过程；所述数据提取单元作为数据输入口，分别从各路与会方输入的数据帧的固定位置提取语音数据，并传送至输入缓存单元进行缓存；所述输入缓存单元根据时序控制单元的控制，每一时隙将一路语音数据传送至叠加单元；所述叠加单元根据时序控制单元的控制，每一时隙完成两路语音数据的叠加，并将叠加数据传送至输出缓存单元进行缓存；所述输出缓存单元根据时序控制单元的控制，每一时隙将其缓存的叠加数据反馈至叠加单元，并在每个数据帧周期的各路语音数据叠加完后将总叠加数据传送至数据发送单元；所述数据发送单元作为数据输出口，将每个数据帧周期的总叠加数据输出。
[0006] 一种电话会议控制方法，采用上述电话会议芯片进行电话会议控制，具体包括如下步骤：
[0007] 步骤a）设置通道计数器中的与会路数，并根据输入的与会路数进行初始化，由时序控制单元在数据帧周期内划分对应于与会路数数量的若干个时隙；
[0008] 步骤b）数据提取单元分别从各路与会方输入的数据帧的固定位置提取语音数据，并传送至输入缓存单元进行缓存；
[0009] 步骤c）在时序控制单元的控制下，每个数据帧周期的每一时隙完成如下叠加操作；
[0010] c1）输入缓存单元将一路语音数据传送至叠加单元；
[0011] c2）时序控制单元判断当前时隙是否为数据帧周期内的第一时隙，若是，则当执行操作c3）；若不是，则继续执行操作c4）；
[0012] c3）输入缓存单元再将一路语音数据传送至叠加单元；
[0013] c4）输出缓存单元将其缓存的叠加数据反馈至叠加单元；
[0014] c5）叠加单元完成两路语音数据的叠加，并将叠加数据传送至输出缓存单元进行缓存；
[0015] c6）时序控制单元判断当前时隙是否为数据帧周期内的最后一个时隙，若不是，则当前时隙的操作已完成；若是，则继续执行操作c7）；
[0016] c7）输出缓存单元将总叠加数据传送至数据发送单元；
[0017] 步骤d）数据发送单元随即将收到的总叠加数据输出。
[0018] 其中，步骤c）的操作c5）中所述两路语音数据的叠加，具体流程如下：
[0019] 1）对待叠加的两路语音数据分别进行A律转换或U律转，得到换成两路线性编码；
[0020] 2）对两路线性编码进行线性叠加；
[0021] 3）将步骤2）叠加得到的线性叠加码进行A律或U律压缩编码后送出。
[0022] 相比于现有技术，本发明具有下述优点：
[0023] 1、本发明的电话会议芯片是通过反复调用两路叠加而实现多路语音数据的叠加，占用资源少，适合采用可编程芯片或微处理器设计实现；并且可以替代价格昂贵的专用会议芯片，有助于降低硬件成本。
[0024] 2、采用本发明电话会议控制方法，针对不同与会路数的电话会议芯片设计，仅需在通道计数器中设置不同的与会路数n，并相应调整初始化程序即可，无需单独再进行二次开发，具备良好的通用性和移植性，节省了开发的时间和人力成本。
[0025] 3、本发明电话会议控制方法还能够方便的实现对交换系统中非线性编码（A律或U律压缩编码）语音数据的电话会议通话的支持。
附图说明
[0026] 图1为本发明电话会议芯片的内部结构示意图；
[0027] 图2为本发明电话会议控制方法的流程框图；
[0028] 图3为本发明电话会议控制方法中数据帧的处理流程示意图。
具体实施方式
[0029] 下面结合附图和实施例对本发明的技术方案进一步说明如下：
[0030] 本发明的电话会议芯片采用了与传统专用会议芯片完全不同的开发设计思路。如图1所示，该电话会议芯片包括通道计数器、时序控制单元、数据提取单元、输入缓存单元、叠加单元、输出缓存单元和数据发送单元；其中，通道计数器连接时序控制单元，用于记录与会路数n ；数据提取单元、输入缓存单元、叠加单元、输出缓存单元和数据发送单元依次连接，且输出缓存单元反馈连接至叠加单元，完成数据帧中语音数据的提取、叠加和发送；时序控制单元还分别连接输入缓存单元、叠加单元和输出缓存单元，用于根据与会路数n以时分复用的方式控制上述三个单元完成每个数据帧周期的语音数据叠加过程。在本实施例中，整个芯片电路采用FPGA编程实现，运算效率高且成本低廉，根据不同与会路数的需求采用不同规格的FPGA即可，市购容易且选材方便。当然，不同设计人员根据其喜好和应用习惯，也可采用其它的可编程器件或者微处理器（如ARM芯片）实现本发明，且这些芯片的具体应用均属本领域公知知识，在此不再多加叙述。
[0031] 参见图2，本发明电话会议芯片具体的应用控制过程，按如下步骤进行：首先，设置通道计数器中的与会路数n，进而根据输入的与会路数进行初始化，启动系统进程，由时序控制单元在数据帧周期内划分n-1个时隙。紧接着，在数据输入端，由于标准协议数据的语音数据封装于数据帧中的固定位置，由数据提取单元分别从各路与会方输入的数据帧的固定位置提取语音数据，并传送至输入缓存单元进行缓存。然后，输入缓存单元、叠加单元和输出缓存单元在时序控制单元的控制下分时隙完成语音数据的叠加操作：在第一时隙中，由输入缓存单元传送两路语音数据至叠加单元进行叠加，然后缓存到输出缓存单元中；此后的时隙中，由输入缓存单元将一路语音数据传送至叠加单元，且输出缓存单元将其缓存的叠加数据反馈至叠加单元，此两路数据在叠加单元完成叠加后，再次缓存到输出缓存单元中；如此反复，逐路进行叠加，直至第n-1个时隙中一个数据帧的n路语音信号已全部完成叠加，输出缓存单元将n路叠加所得的总叠加数据传送至数据发送单元。最后，再由数据发送单元将总叠加数据输出，等待进行后续的封装、成帧等数据处理后，发送至各路与会用户。
[0032] 数据帧的处理流程示意图如图3所示。在本发明中，由于时序控制单元是采用时分复用的方式分时隙控制，每一时隙完成两路语音数据的叠加，每一个数据帧中n 路语音数据的叠加操作均是在一个数据帧周期以内完成的，从而以较低的资源消耗实现数据处理的同步；每两路语音数据叠加时，需要先分别对两路语音数据进行A律转换（十三折线法）或U律转换（十三折线法），形成两路线性编码后，再对两路线性编码进行线性叠加，最后将叠加得到的线性叠加码进行A律或U律压缩编码，将其恢复为非线性码型后送出。
[0033] 采用上述步骤所述的方法实现电话会议控制，在开发不同路数的多个会议芯片时，只需调整设置的与会路数n 并相应调整初始化程序就可以了，而不需要依照传统的专用会议芯片思路进行二次开发，节约了开发的时间和人力成本。本发明能够方便的移植到任何计算机系统中实现电话会议控制功能，并且在设计过程中可以选用适宜的可编程处理器设计与会路数n为任意路数的电话会议芯片，摆脱了专用会议芯片的应用束缚。本发明的电话会议芯片是通过反复调用两路叠加而实现多路语音数据的叠加，占用资源少，符合FPGA的设计需求，并且FPGA价格相对低廉，且集成度高、使用灵活、功耗较低；因此，采用FPGA实现本发明，可同时实现较低的成本及良好的芯片性能。
[0034] 最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。
