半导体装置及其制造方法和沟槽栅的制造方法

摘要

一种IGBT(10)，具有n+型的发射区(34)、n-型的漂移区(26)、被设置在发射区(34)和漂移区(26)之间的p型的体区(28)、在体区(28)内从发射区(34)朝向漂移区(26)延伸的沟槽栅(40)、和与沟槽栅(40)的表面接触的绝缘体的突出部(60)。突出部(60)的至少一部分突出至漂移区(26)内。突出部(60)对从表面部半导体区供给的电子移动至沟槽栅(40)的下方的情况进行物理性抑制，由此，能够抑制空穴被该电子吸引而在沟槽栅(40)的下方集中的情况。其结果为，能够对栅电容由于载流子的集中而随时间变动的情况进行抑制，从而能够提供高耐压量的IGBT(10)。

权利要求

1.一种绝缘栅双极性晶体管，具有：

第1导电型的表面部半导体区；

第1导电型的深部半导体区，其含有的第1导电型的杂质的浓度低于表面部半导体区；

第2导电型的中间部半导体区，其被设置在表面部半导体区和深部半导体区之间；

沟槽栅，其在中间部半导体区内从表面部半导体区朝向深部半导体区延伸，并具有栅绝缘膜和由该栅绝缘膜覆盖的栅电极；

空穴积蓄层，其为n型，并被设置在表面部半导体区和深部半导体区之间；

绝缘体的突出部，其与沟槽栅的表面接触，

其中，所述沟槽栅的栅绝缘膜具有：一对侧壁，其从表面部半导体区朝向深部半导体区延伸，且相互对置；底壁，其从一方的所述侧壁延伸至另一方的所述侧壁，所述突出部与所述栅绝缘膜的底壁的边缘部接触，所述空穴积蓄层与所述突出部接触，

所述突出部的至少一部分突出至深部半导体区内。

2.如权利要求1所述的绝缘栅双极性晶体管，其中，多个突出部与所述栅绝缘膜的底壁接触。

3.如权利要求2所述的绝缘栅双极性晶体管，其特征在于，还具有第2导电型的底壁半导体区，其被设置在与所述栅绝缘膜的底壁接触的突出部和突出部之间，该底壁半导体区是浮动半导体区。

4.如权利要求1所述的绝缘栅双极性晶体管，其特征在于，所述突出部具有与所述栅绝缘膜的侧壁平行的侧面。

5.如权利要求1～4中任意一项所述的绝缘栅双极性晶体管，其特征在于，表面部半导体区、中间部半导体区和深部半导体区的半导体材料为硅。

6.如权利要求5所述的绝缘栅双极性晶体管，其特征在于，所述突出部在从所述栅绝缘膜突出的方向上的厚度，厚于所述栅绝缘膜的厚度。

说明书

半导体装置及其制造方法和沟槽栅的制造方法

技术领域

[0001] 本申请要求2007年12月10日提出的日本专利申请第2007-317913号以及2008年6月16日提出的日本专利申请第2008-156240号的优先权。在本说明书中以参照的方式引用这些申请的全部内容。

[0002] 本发明涉及一种具有沟槽栅的半导体装置及其制造方法。另外，本发明还涉及一种制造沟槽栅的方法。

背景技术

[0003] 在图33中，模式化地表示了具有沟槽栅140的IGBT(Insulated GateBipolar +Transistor：绝缘栅双极性晶体管)100的主要部分剖视图。IGBT100具有：p 型的集电区- + +
122、n型的缓冲区124、n 型的漂移区126、p型的体区128、p 型的体接触区132、n 型的发射区134和沟槽栅140。沟槽栅140从发射区134朝向漂移区126延伸并贯穿体区128。
沟槽栅140具有：栅绝缘膜144和由该栅绝缘膜144覆盖的栅电极142。

[0004] 如图33所示，当IGBT100置为导通时，将从发射区134供给电子。电子沿着沟槽栅140的侧面通过体区128，而被供给至漂移区126。另一方面，从集电区122供给空穴。空穴通过缓冲区124而被供给至漂移区126。

[0005] 如图33所示，从发射区134供给的电子由于被栅电极142的电压所吸引，所以从沟槽栅140的侧方移动至下方。另一方面，从集电区122供给的空穴由于被该电子吸引，所以移动至沟槽栅140的下方。因此，空穴集中在沟槽栅140的下方。当空穴集中在沟槽栅140的下方时，栅电容将随着时间而变化。例如，当IGBT100被从断开切换至导通时，如果栅电容随着时间变化，则集电极电流、集电极和发射极之间的电压也将随着时间而变化，其结果为，将引起浪涌电压。

[0006] 日本特开2006-332591号公报以及日本特开2006-120951号公报公开了一种技术，即，较厚地形成沟槽栅140的底面的栅绝缘膜144。由于通过该技术，能够减少移动至沟槽栅140下方的电子量，因此也能够减少移动至沟槽栅140下方的空穴量。其结果为，能够缓和栅电容随时间的变化，从而能够抑制浪涌电压的产生。

发明内容

[0007] 发明所要解决的问题

[0008] 但是，在施加于栅电极142上的栅电压较大的情况下，即使较厚地形成栅绝缘膜144，电子也会被栅电极142的电压吸引而移动至沟槽栅140的下方，从而导致空穴被该电子吸引，也移动至沟槽栅140的下方。较厚地形成栅绝缘膜144的技术，并不是根本的解决方法。

[0009] 本发明的目的在于，提供一种对载流子向沟槽栅的下方移动的情况进行物理性抑制的技术。

[0010] 用于解决问题的方法

[0011] 本说明书公开的技术的特征在于，在沟槽栅的一部分表面上设置绝缘体的突出部。突出部的至少一部分突出至漂移区内。因此，突出部中突出至漂移区内的一部分由漂移区包围，所以不会在突出部的一部分的一侧表面和与其对置的表面之间产生电位差。因此，不会在突出部中突出至漂移区内的一部分的表面上形成反转层。因此，从发射区供给的电子无法超过该突出部而进行移动。其结果为，移动至沟槽栅的下方的电子量将减少，从而被该电子吸引而移动至沟槽栅的下方的空穴量也将减少。

[0012] 即，在本说明书中公开的半导体装置，具有：第1导电型的表面部半导体区；第1导电型的深部半导体区；第2导电型的中间部半导体区，其被设置在表面部半导体区和深部半导体区之间；沟槽栅；绝缘体的突出部，其与沟槽栅的表面接触。沟槽栅在中间部半导体区内从表面部半导体区朝向深部半导体区延伸。沟槽栅既可以贯穿中间部半导体区而侵入到深部半导体区内，也可以不侵入到深部半导体区内。在沟槽栅未贯穿中间部半导体区的情况下，如后文叙述，可利用突出部的第2反转层来使载流子流动。沟槽栅具有栅绝缘膜和由该栅绝缘膜覆盖的栅电极。突出部的至少一部分突出至深部半导体区内。

[0013] 在上述半导体装置中，沟槽栅的栅绝缘膜也可以具有：一对侧壁，其从表面部半导体区朝向深部半导体区延伸，且相互对置；底壁，其从一方的侧壁延伸至另一方的侧壁。此时，突出部既可以与栅绝缘膜的底壁接触，也可以与栅绝缘膜的侧壁接触。

[0014] 在突出部与栅绝缘膜的底壁接触的情况下，优选为，多个突出部与该底壁接触。

[0015] 在上述半导体装置中，可利用离子注入技术，来形成中间部半导体区。当多个突出部与栅绝缘膜的底壁接触时，即使中间部半导体区超过沟槽栅的深度而扩散到更深的位置，也能够通过突出部来防止该中间部半导体区扩散至沟槽栅的下方的情况。因此，即使中间部半导体区超过沟槽栅的深度而扩散到了更深的位置，也可以使深部半导体区存在于相邻的突出部之间的沟槽栅的下方。即，深部半导体区和中间部半导体区隔着突出部而对置。此时，当半导体装置为导通状态时，由于在深部半导体区和中间部半导体区之间将产生电位差，所以将在突出部的表面中与中间部半导体区接触的一部分上形成第2反转层。因此，从表面部半导体区供给的载流子能够通过该第2反转层而移动至深部半导体区内。在现有的沟槽栅中，当中间部半导体区扩散到了超过沟槽栅的深度时，将不能对导通和断开进行切换。但是，当如上述的半导体装置这样，在栅绝缘膜的底壁上设置有多个突出部时，即使中间部半导体区超过沟槽栅的深度而扩散到更深的位置，在对导通和断开之间切换也不会存在障碍。上述实施方式的半导体装置具有易于制造的特征。另外，如前文所述，由于突出部的至少一部分存在于深部半导体区内，所以在该部分上不会形成第2反转层。因此，载流子不会超过突出部而移动至沟槽栅的下方。即，上述实施方式的突出部，具有对载流子移动至沟槽栅的下方的情况进行物理性抑制的效果，另外还具有使半导体装置的更易于制造的效果。

[0016] 在多个突出部与栅绝缘膜的底壁接触的情况下，优选为，上述半导体装置还具有第2导电型的底壁半导体区，其被设置在相邻的突出部之间。另外，优选为，该底壁半导体区为浮动半导体区。

[0017] 当在沟槽栅的下方设置有浮动的底壁半导体区时，由于能够减小栅电容，所以能够使切换高速化。

[0018] 在本说明书中公开的技术，还能够提供一种制造沟槽栅的方法。在本说明书中公开的沟槽栅的制造方法包括第1工序，即通过干蚀刻而从半导体基板的沟槽栅形成区的一部分表面起形成具有第1深度的第1沟槽。并且，该沟槽栅的制造方法还包括第2工序，即通过干蚀刻而从半导体基板的沟槽栅形成区的表面的剩余部分起形成具有第2深度的第2沟槽。其中，第1深度深于第2深度。先实施第1工序与第2工序中的哪一个都可以。

[0019] 根据上述制造方法，第1沟槽比第2沟槽形成得更深。因此，从第2沟槽突出的第1沟槽成为从沟槽栅的底面突出的突出沟槽。当该突出沟槽的至少一部分位于深部半导体区内时，突出沟槽的一部分中的相互对置的侧面均与深部半导体区接触。因此，由于在突出沟槽的一部分中的一方的侧面与另一方的侧面之间不会产生电位差，所以在突出沟槽的一部分中的侧面上不会形成反转层。即，根据上述制造方法，能够制造将本说明书中公开的技术具体化了的沟槽栅。

[0020] 另外，形成第1沟槽的位置，只需为沟槽栅形成区中的至少一部分即可。例如，如果在沟槽栅形成区的中心侧形成第1沟槽，则会形成从沟槽栅底面的中心侧突出的突出沟槽。优选为，将第1沟槽形成在，沿着沟槽栅形成区边缘的位置中的至少一部分上。更优选为，沿着沟槽栅形成区的边缘一周而形成第1沟槽。

[0021] 在本说明书中公开的技术，还能够提供另一种制造沟槽栅的方法。在本说明书中公开的沟槽栅的制造方法包括第1工序，即通过干蚀刻而从半导体基板的沟槽栅形成区的一部分表面起形成多个沟槽。并且，该沟槽栅的制造方法还包括第2工序，即向多个沟槽内供给蚀刻液，从而通过湿蚀刻来形成从沟槽的底面起朝向下方突出的突出沟槽。在第1工序中形成的沟槽的侧面具有第1面方向，在第2工序中形成的突出沟槽的侧面具有第2面方向。第1侧面与第2侧面为非平行。另外，在第2工序中，既可以通过湿蚀刻而去除沟槽与沟槽之间的壁，也可以根据需要而不进行去除。例如，还可以通过追加对沟槽与沟槽之间的壁进行氧化的工序，从而使沟槽栅成为被分割成多个间隔的形态。

[0022] 在上述制造方法中，通过结合干蚀刻和湿蚀刻来形成沟槽栅，从而能够形成从各沟槽的底面向下方突出的突出沟槽。在上述制造方法中，由于多个沟槽划分出一个沟槽栅，所以在沟槽栅的底面形成有多个突出沟槽。当这些突出沟槽的至少一部分位于深部半导体区内时，突出沟槽的一部分中的相互对置的侧面，均与深部半导体区接触。因此，由于在突出沟槽的一部分中的一方的侧面与另一方的侧面之间不会产生电位差，所以在突出沟槽的一部分中的侧面上不会形成反转层。即，根据上述制造方法，能够制造将本说明书中公开的技术具体化了的沟槽栅。

[0023] 另外，在半导体基板采用硅基板的情况下，优选为，第1面方向为(100)面，第2面方向为(111)面。此时，例如在干蚀刻中可以采用HBr气体，在湿蚀刻中可以采用KOH水溶液。

[0024] 在本说明书中公开的技术，还能够提供另一种制造沟槽栅的方法。在本说明书中公开的沟槽栅的制造方法包括第1工序，即通过干蚀刻而从半导体基板的沟槽栅形成区的表面起形成沟槽。并且，该沟槽栅的制造方法还包括第2工序，即通过干蚀刻而进一步加深沟槽，其中，所述干蚀刻的条件为，由干蚀刻生成的、半导体基板与蚀刻气体相结合而成的挥发性物质在所述沟槽的底面堆积。

[0025] 在上述制造方法中，至少实施两次干蚀刻来形成沟槽。在第2工序中实施的干蚀刻，在半导体基板与蚀刻气体相结合而成的挥发性物质在沟槽的底面堆积的条件下进行。通常，当在沟槽的底面堆积挥发性物质时，该挥发性物质在沟槽底面的中心侧堆积得较多。
因此，当在该条件下继续实施干蚀刻时，在沟槽的底面上，边缘侧的蚀刻将比中心侧的蚀刻进行得更快。该结果为，将在沟槽的底面的边缘侧形成突出沟槽。当这些突出沟槽的一部分位于深部半导体区内时，突出沟槽的一部分中的相互对置的侧面将均与深部半导体区接触。因此，由于在突出沟槽的一部分中的一方的侧面与另一方的侧面之间不会产生电位差，所以在突出沟槽的一部分中的侧面上不会形成反转层。即，根据上述制造方法，能够制造将本说明书中公开的技术具体化了的沟槽栅。

[0026] 在本说明书中公开的技术，还能够提供另一种制造沟槽栅的方法。在本说明书中公开的沟槽栅的制造方法包括：第1工序，在半导体基板的沟槽栅形成区的一部分表面上形成掩膜；第2工序，通过干蚀刻而从半导体基板的沟槽栅形成区的表面起形成沟槽。在第2工序中，在沟槽栅形成区的表面的掩膜消失之后，仍继续进行干蚀刻。

[0027] 上述制造方法的第2工序被分成两个阶段。首先，在第1阶段中，对没有被掩膜覆盖的沟槽栅形成区的表面进行蚀刻。在该第1阶段中，虽然蚀刻率较慢，但在沟槽栅形成区的表面上形成的掩膜仍将被逐渐蚀刻，并最终消失。当掩膜消失时，进行对未被掩膜覆盖的部分的蚀刻，从而形成初始沟槽。即，在第1阶段中，通过在沟槽栅形成区的一部分表面上形成掩膜，从而对在沟槽栅形成区中的蚀刻进行程度设置差异。接下来，在第2阶段中，通过在掩膜消失之后仍继续进行干蚀刻，从而进一步加深沟槽栅形成区中的沟槽。通过在第1阶段中设置的蚀刻进行程度的差异，从而在第2阶段结束后的沟槽栅的底面上形成突出沟槽。当该突出沟槽的一部分位于深部半导体区内时，突出沟槽的一部分中的相互对置的侧面，均与深部半导体区接触。因此，由于在突出沟槽的一部分中的一方的侧面与另一方的侧面之间不会产生电位差，所以在突出沟槽的一部分中的侧面上不会形成反转层。根据上述制造方法，仅实施一次干蚀刻，便能够制造将本说明书中公开的技术具体化了的沟槽栅。

[0028] 另外，在第1工序中，优选为，将多个掩膜分散形成在沟槽栅形成区的表面上。通过分散配置多个掩膜，从而能够形成幅度较宽的沟槽。

[0029] 发明的效果

[0030] 在本说明书中公开的突出部，对从表面部半导体区供给的第1型的载流子移动至沟槽栅的下方的情况进行了物理性的抑制，由此，能够抑制第2型的载流子被该第1型的载流子吸引而在沟槽栅的下方集中的情况。该结果为，能够抑制栅电容由于载流子的集中而随着时间变化的情况，从而能够提供高耐压量的半导体装置。

附图说明

[0031] 图1为模式化地表示IGBT10的主要部分剖视图(对应于图4的I-I线的剖视图)。

[0032] 图2为模式化地表示IGBT10的主要部分剖视图(对应于图4的II-II线的剖视图)。

[0033] 图3为模式化地表示IGBT10的主要部分剖视图(对应于图4的III-III线的剖视图)。

[0034] 图4为模式化地表示IGBT10的主要部分俯视图。

[0035] 图5为模式化地表示IGBT10的改变例的主要部分剖视图。

[0036] 图6为模式化地表示IGBT10的改变例的主要部分剖视图。

[0037] 图7为模式化地表示IGBT10的改变例的主要部分剖视图。

[0038] 图8为模式化地表示IGBT10的改变例的主要部分剖视图。

[0039] 图9为模式化地表示IGBT10的改变例的主要部分剖视图。

[0040] 图10为模式化地表示IGBT11的改变例的主要部分剖视图。

[0041] 图11为模式化地表示IGBT12的改变例的主要部分剖视图。

[0042] 图12为模式化地表示IGBT13的改变例的主要部分剖视图。

[0043] 图13为模式化地表示IGBT14的改变例的主要部分剖视图。

[0044] 图14表示沟槽栅的第1制造方法的工序(1)。

[0045] 图15表示沟槽栅的第1制造方法的工序(2)。

[0046] 图16表示沟槽栅的第1制造方法的工序(3)。

[0047] 图17表示沟槽栅的第1制造方法的工序(4)。

[0048] 图18表示沟槽栅的第1制造方法的工序(5)。

[0049] 图19表示沟槽栅的第2制造方法的工序(1)。

[0050] 图20表示沟槽栅的第2制造方法的工序(2)。

[0051] 图21表示沟槽栅的第2制造方法的工序(3)。

[0052] 图22表示沟槽栅的第2制造方法的工序(4)。

[0053] 图23表示沟槽栅的第3制造方法的工序(1)。

[0054] 图24表示沟槽栅的第3制造方法的工序(2)。

[0055] 图25表示沟槽栅的第3制造方法的工序(3)。

[0056] 图26表示沟槽栅的第3制造方法的工序(4)。

[0057] 图27表示沟槽栅的第4制造方法的工序(1)。

[0058] 图28表示沟槽栅的第4制造方法的工序(2)。

[0059] 图29表示沟槽栅的第4制造方法的工序(3)。

[0060] 图30表示沟槽栅的第4制造方法的改变例的工序(1)。

[0061] 图31表示沟槽栅的第4制造方法的改变例的工序(2)。

[0062] 图32表示沟槽栅的第4制造方法的改变例的工序(3)。

[0063] 图33为模式化地表示现有的IGBT100的主要部分剖视图。

具体实施方式

[0064] 首先对在本申请的说明书中所公开的技术特征进行整理。

[0065] (第1特征)半导体装置具有，沟槽栅和与该沟槽栅的表面接触的突出部。突出部具有，电压不会因栅电压而变动的表面。

[0066] (第2特征)半导体装置具有，沟槽栅和与该沟槽栅的表面接触的突出部。突出部在从栅绝缘膜突出的方向上的厚度，厚于栅绝缘膜的厚度。

[0067] (第3特征)半导体装置具有，沟槽栅和与该沟槽栅的表面接触的突出部。突出部具有，第1表面和与该第1表面对置的第2表面。第1表面和第2表面沿着连接发射区和沟槽栅的下方的线对置。

[0068] (第4特征)半导体装置具有，沟槽栅和与该沟槽栅的表面接触的突出部。突出部被设置在栅绝缘膜的底面的边缘部上。

[0069] 实施例

[0070] 以下，参照附图对各实施例进行说明。另外，在各附图中，对共通的结构要素标注共通的符号，且有时会省略其说明。另外，虽然在以下说明的各实施例中，是对非穿通(Non Punch Through)型的IGBT进行说明，但在本说明书中公开的技术，也可以适用于穿通(Punch Through)型的IGBT。另外，虽然在以下说明的各实施例的IGBT中，半导体材料采用了硅。但是，在本说明书中公开的技术，也可以适用于硅以外的半导体材料的IGBT。例如，也可以适用于半导体材料为氮化镓系、碳化硅系、镓砷系等的化合物半导体的IGBT。

[0071] 在图1～3中，模式化地表示了IGBT10的主要部分剖视图，在图4中模式化地表示了IGBT10的主要部分俯视图。图1为对应于图4中的I-I线的剖视图，图2为对应于图4中的II-II线的剖视图，图3为对应于图4中的III-III线的剖视图。另外，图1～4为表示IGBT10的基本结构的图，实际上该基本结构被重复设置，从而构成一个半导体装置。

[0072] 如图1所示，IGBT10采用单晶硅的半导体基板20而形成，并具有p+型的集电区-22、设置在集电区22上的n型的缓冲区24、设置在缓冲区24上的n 型的漂移区26(深部半导体区的一例)、设置在漂移区26上的p型的体区28(中间部半导体区的一例)。集电区22与未图示的集电极形成电连接。集电区22和缓冲区24利用离子注入技术而被形成在半导体基板20的里层部上。体区28也利用离子注入技术而被形成在半导体基板20的表层部上。n型的漂移区26以及缓冲区24将p型的体区28和集电区22隔开。

[0073] IGBT10还具有，设置在体区28上并选择性地分散配置的p+型的体接触区32和n+型的发射区34(表面部半导体区的一例)。发射区34和沟槽栅40的侧面接触。发射区34和漂移区26被体区28隔开。体接触区32和发射区34与未图示的发射极电连接。体接触区32和发射区34利用离子注入技术而被形成在半导体基板20的表层部上。

[0074] IGBT10还具有沟槽栅40。沟槽栅40在体区28内沿着纵向(z轴方向)从发射区34朝向漂移区26延伸。沟槽栅40贯穿体区28，且一端与发射区34接触，另一端侵入到漂移区26内。沟槽栅40具有栅绝缘膜44和由该栅绝缘膜44覆盖的栅电极42。栅绝缘膜
44采用了氧化硅，而栅电极42采用了含有高浓度杂质的多晶硅。

[0075] 如图1所示，沟槽栅40的栅绝缘膜44具有，沿纵向(z轴方向)从发射区34朝向漂移区26延伸、且沿横向(x轴方向)相互对置的一对侧壁44A，和沿横向(x轴方向)从一方的侧壁44A延伸至另一方的侧壁44A的底壁44B。侧壁44A的侧面44a与发射区34、体区28和漂移区26接触。底壁44B的底面44b与漂移区26接触。如图4所示，当俯视沟槽栅40时，沟槽栅40沿y轴方向较长地延伸。

[0076] 如图1所示，IGBT10还具有两个突出部46，该两个突出部46从沟槽栅40的底壁44B向下方突出至漂移区26内。右侧的突出部46R与栅绝缘膜44的底壁44B的右侧边缘部接触设置。左侧的突出部46L与栅绝缘膜44的底壁44B的左侧边缘部接触设置。如图
3所示，突出部46沿着沟槽栅40的长度方向(y轴方向)延伸，并沿着该长度方向(y轴方向)与栅绝缘膜44的底壁44B接触。在突出部46中采用了氧化硅。

[0077] 如图1所示，突出部46具有第1表面46a和与该第1表面46a对置的第2表面46b。第1表面46a和第2表面46b，均被设置在连接发射区34和沟槽栅40的下方的线上，并被设置为，沿着连接发射区34和沟槽栅40下方的线对置。另外，第1表面46a和第2表面46b均与漂移区26接触。第1表面46a与栅绝缘膜44的底面44b不平行，并且不连续地接触。第2表面46b与栅绝缘膜44的侧面44a平行，并且连续地接触。突出部46在从栅绝缘膜44的底壁44B突出的方向(z轴方向)上的厚度46T，厚于栅绝缘膜44的底壁44B的厚度44T。

[0078] 接下来，对IGBT10的特征进行说明。IGBT10的特征在于，具有突出部46。并且，其特征在于，突出部46的第1表面46a和第2表面46b均与漂移区26接触。由于第1表面46a和第2表面46b均与漂移区26接触，所以在第1表面46a和第2表面46b之间不会产生电位差。因此，在突出部46的第1表面46a和第2表面46b之间不会形成反转层。因此，从发射区34供给的电子不能超过该突出部46而移动至沟槽栅40的下方。其结果为，移动至沟槽栅40的下方的电子量将减少，从而被该电子吸引而移动至沟槽栅40的下方的空穴量也将减少。

[0079] 如在上述问题部分中说明的那样，当空穴集中在沟槽栅40的下方时，栅电容将随着时间变化，从而成为引起浪涌电压的原因。IGBT10通过设置突出部46，从而能够对电子移动至沟槽栅40的下方的情况进行物理性抑制，由此，能够抑制空穴在沟槽栅40的下方集中的情况。其结果为，栅容量随着时间变化的情况被抑制，从而能够获得高耐压量的IGBT10。

[0080] 另外，IGBT10还具有以下的特征。如上文所述，IGBT10的体区28是利用离子注入技术而形成的。如图5所示，在对体区28进行了热扩散时，有时体区28会超过沟槽栅40的深度而扩散至更深的位置。此时，如图5所示，突出部46能够防止体区28扩散至沟槽栅40的下方的情况。因此，即使体区28超过沟槽栅40的深度而扩散到了更深的位置，在相邻的突出部46之间的沟槽栅40的下方也将存在漂移区26。由此，即使体区28超过沟槽栅40的深度而扩散到了更深的位置，体区28和漂移区26也会隔着突出部46而对置。在这种情况下，当IGBT10置为导通状态时，由于在漂移区26和体区28之间将产生电位差，所以在突出部46的第2表面46b的一部分46c上将形成第2反转层。因此，从发射区34供给的电子，能够通过该第2反转层而移动至漂移区26。因此，在IGBT10中，当利用离子注入技术而形成了体区28时，即使体区28超过沟槽栅40的深度而扩散到了更深的位置，在切换导通和断开方面也不会存在障碍。IGBT10也可以评价为，其具有缓和离子注入中的制造公差的结构。IGBT10具有易于制造的特征。

[0081] 另外，如前文所述，由于突出部46的一部分存在于漂移区26内，所以在该部分中不会形成第2反转层。因此，电子不会超过突出部46而移动至沟槽栅40的下方。即，IGBT10的突出部46除了具有对电子移动至沟槽栅40的下方的情况进行物理性抑制的效果之外，还具有易于制造IGBT10的效果。

[0082] 以下，对IGBT10的多个改变例进行说明。

[0083] 图6所示的改变例中的IGBT10，其特征在于，在漂移区26和体区28之间设置有n型的空穴积蓄层27。空穴积蓄层27相对于空穴而形成能量屏障，从而防止空穴从漂移区26向体区28的移动。由此，能够提高漂移区26内的空穴浓度。因此，漂移区26的电阻值将下降，从而能够降低通态电压。

[0084] 图7所示的改变例中的IGBT10，其特征在于，在体区28内设置有n型的空穴积蓄层29。空穴积蓄层29形成了相对于空穴的能量屏障，从而能够提高体区28内的空穴浓度。因此，体区28的电阻值将下降，从而能够降低通态电压。

[0085] 图8所示的改变例中的IGBT10，其特征在于，在相邻的突出部46之间设置有p型的浮动半导体区(底壁半导体区的一例)52。浮动半导体区52与栅绝缘膜44的底壁44B接触。浮动半导体区52与体区28电气绝缘，其电位根据漂移区26的电位而变动。当浮动半导体区52被设置在沟槽栅40的下方时，栅电容将变小，从而能够使切换高速化。

[0086] 另外，也可以设置i型的半导体区来取代p型的浮动半导体区52。

[0087] 图9所示的改变例中的IGBT10，其特征在于，在相邻的突出部46之间设置有：p型的浮动半导体区52、n型的浮动半导体区54和p型的第2浮动半导体区56的层叠。该作用效果也和图8所示的示例相同，即栅电容将变小，从而能够使切换高速化。

[0088] 以下，对突出部的结构不同的多个改变例进行说明。

[0089] 在图10中，模式化地表示了IGBT11的主要部分剖视图。IGBT11的特征在于，突出部146贯穿漂移区26而到达了缓冲区24。通过IGBT11，能够彻底地防止从发射区34供给的电子移动至沟槽栅40的下方的情况。因此，也可以显著地抑制从集电区22供给的空穴在沟槽栅40的下方集中的现象。

[0090] 另外，在IGBT11中，优选为，采用在俯视观察时邻接的突出部146之间不形成集电区22的方式。由此，因为不会向邻接的突出部146之间的漂移区26供给空穴，所以能够进一步抑制空穴在沟槽栅40的下方集中的现象。

[0091] 在图11中，模式化地表示了IGBT12的主要部分剖视图。IGBT12的特征在于，四个突出部246与栅绝缘膜44的底壁44B接触设置。如图12所示，设置在沟槽栅40的底面上的突出部246的个数没有特别限定。另外，该实施方式的结构可以通过后文叙述的第2制造方法来制作。

[0092] 在图12中，模式化地表示了IGBT13的主要部分剖视图。IGBT13的特征在于，两个突出部346与栅绝缘膜44的侧壁44A接触设置。在该示例中，突出部346的第1表面346a和第2表面346b也均被设置在连接发射区34和沟槽栅40的下方的线上。并且，突出部346的第1表面346a和第2表面346b均与漂移区26接触。因此，物理性地抑制了从发射区34供给的电子超过该突出部346而移动至沟槽栅40的下方的情况。

[0093] 在图13中，模式化地表示了IGBT14的主要部分剖视图。IGBT14的特征在于，突出部446的一端与体区28内的栅绝缘膜44的侧壁44A接触设置。并且，IGBT14的特征在于，突出部446的顶端侵入到漂移区26内。在该示例中，突出部446的第1表面446a和第2表面446b也均被设置在连接发射区34和沟槽栅40的下方的线上。并且，突出部446的第1表面446a和第2表面446b的一部分与漂移区26接触。因此，物理性地抑制了从发射区34供给的电子超过该突出部446而移动至沟槽栅40的下方的情况。

[0094] 另外，突出部446的第2表面446b的一部分446c与漂移区26对置。因此，当IGBT14置为导通时，由于在漂移区26和体区28之间将产生电位差，所以在突出部446的第2表面446b的一部分446c上，将形成第2反转层。因此，从发射区34供给的电子能够通过该第2反转层而移动至漂移区26。

[0095] 以下，对用于制造上述IGBT的沟槽栅的几种方法进行说明。在以下说明的制造方法，仅对适合应用于在本说明书中首次公开的、新的沟槽栅的制造方法的工序进行说明。为了制造IGBT而需要的其他工序，可以利用现有已知的技术。

[0096] (沟槽栅的第1制造方法)

[0097] 以下，参照图14～18，对上述的沟槽栅40的第1制造方法进行说明。

[0098] 首先，如图14所示，准备n-的半导体基板20。

[0099] 接下来，如图15所示，在半导体基板20的表面上覆盖掩膜62。掩膜62的材料采用CVD氧化膜。掩膜62的开口被形成在，半导体基板20中沿着沟槽形成区40A边缘的位置中的至少一部分上。优选为，掩膜62的开口围绕半导体基板20中的沟槽形成区40A边缘而形成。接下来，利用干蚀刻技术，对从掩膜62的开口露出的半导体基板20的表面进行蚀刻，从而形成向半导体基板20内延伸的第1沟槽71。该干蚀刻中，采用HBr气体作为蚀刻气体。在形成了第1沟槽71之后，掩膜62被去除。

[0100] 接下来，如图16所示，利用热氧化技术，用热氧化膜63来填充第1沟槽71。

[0101] 接下来，如图17所示，在热氧化膜的表面上覆盖掩膜64。掩膜64的开口与沟槽形成区40A中未形成第1沟槽71的位置对应地形成。接下来，利用干蚀刻技术，对从掩膜64的开口露出的热氧化膜63和该热氧化膜63下方的半导体基板20进行蚀刻，从而形成向半导体基板20内延伸的第2沟槽72。该干蚀刻中，采用CF4、HBr气体作为蚀刻气体。第2沟槽72的深度浅于第1沟槽71的深度。

[0102] 接下来，在去除热氧化膜63和掩膜64后，形成了如图18所示的沟槽73。通过上述制造方法，使第1沟槽71被形成为，深于第2沟槽72。因此，从第2沟槽72突出的第1沟槽71成为，从沟槽73底面的边缘部突出的突出沟槽73a。在此后，利用热氧化技术，向突出沟槽73a填充热氧化膜，便可得到本说明书中公开的突出部。并且，可以利用已知的热氧化技术以及CVD(ChemicalVapor Deposition：化学气相沉积)技术，来形成栅绝缘膜和栅电极，从而完成沟槽栅。

[0103] (沟槽栅的第2制造方法)

[0104] 以下，参照图19～22，对沟槽栅40的第2制造方法进行说明。

[0105] 首先，如图19所示，在半导体基板20的表面上覆盖掩膜65。掩膜65的材料采用CVD氧化膜。掩膜65的开口被形成为，在半导体基板20的沟槽形成区40A上设置有多个。

[0106] 接下来，如图20所示，利用干蚀刻技术形成多个沟槽74，该多个沟槽74从自掩膜65的开口露出的半导体基板20的表面起，向半导体基板20内延伸。该干蚀刻中，采用HBr气体作为蚀刻气体。因此，多个沟槽74的侧面为(100)面。

[0107] 接下来，如图21所示，向多个沟槽74内供给蚀刻液，从而形成从沟槽74的底面朝向下方突出的突出沟槽75a。蚀刻液采用KOH水溶液。因此，突出沟槽75a的侧面为(111)面。在这种湿蚀刻中，沟槽74与沟槽74之间的壁也同时被去除，从而形成一个沟槽75。

[0108] 接下来，如图22所示，利用热氧化技术，在沟槽75的内壁上形成热氧化膜44(之后成为栅绝缘膜44)。在该热氧化中，沟槽75底面的突出沟槽75a大体上被热氧化膜44所填充。经过这些工序，便能够得到本说明书中所公开的突出部。

[0109] (沟槽栅的第3制造方法)

[0110] 以下，参考图23～26，对沟槽栅40的第3制造方法进行说明。

[0111] 首先，如图23所示，在半导体基板20的表面上覆盖掩膜66。掩膜66的开口与半导体基板20的沟槽形成区40A对应地形成。接下来，利用干蚀刻技术，对从掩膜66的开口露出的半导体基板20的表面进行蚀刻，从而形成沟槽76。该干蚀刻中采用HBr气体作为蚀刻气体。在该干蚀刻中，以由干蚀刻生成的、半导体基板20与蚀刻气体(HBr)结合而成的挥发性物质(SiBr4)不在沟槽76的底面上堆积为条件而进行蚀刻。另外，如图示82所示，挥发性物质(SiBr4)的一部分，有时会堆积在沟槽76的侧面上。

[0112] 接下来，变更干蚀刻的条件。在该干蚀刻中，以由干蚀刻生成的、半导体基板20与蚀刻气体(HBr)结合而成的挥发性物质(SiBr4)在沟槽76的底面上堆积为条件而进行蚀刻。具体而言，适合在蚀刻率变慢的条件下实施。例如，适合以通常的蚀刻率的约1/2的速度实施。如图25所示，如果在沟槽75的底面上堆积有挥发性物质(SiBr4)，则在沟槽76底面的中间侧将堆积得较多(参照图示84)。因此，如果在该条件下继续实施干蚀刻，则在沟槽76的底面上，边缘侧的蚀刻将比中心侧的蚀刻进行得更快。该结果为，将在沟槽76底面的边缘侧形成突出沟槽76a。

[0113] 接下来，如图26所示，将堆积的挥发性物质(SiBr4)去除后，可得到在底面的边缘处具有突出沟槽76a的沟槽76。然后，通过利用热氧化技术，向突出沟槽76a中填充热氧化膜，从而可得到本说明书中所公开的突出部。

[0114] (沟槽栅的第4制造方法)

[0115] 以下，参照图27～29，对沟槽栅40的第4制造方法进行说明。

[0116] 首先，如图27所示，在半导体基板20的表面上覆盖掩膜67。掩膜67的材料采用CVD氧化膜。掩膜67的开口与半导体基板20的沟槽形成区40A对应地形成。并且，如图27所示，掩膜67的一部分67a(以下称为牺牲掩膜)也被形成在半导体基板20的沟槽形成区40A的表面上。牺牲掩膜67a的宽度67W极小。另外，在本示例中，牺牲掩膜67a作为掩膜
67的一部分而形成。也可以用不同于掩膜67的材料来形成牺牲掩膜67a，以取代本示例。

[0117] 接下来，如图28所示，利用干蚀刻技术，对从掩膜67的开口露出的半导体基板20的表面进行蚀刻，从而形成初始沟槽77e。该干蚀刻中，采用HBr气体作为蚀刻气体。尽管牺牲掩膜67a的蚀刻率较慢，但通过干蚀刻使得牺牲掩膜67a也被逐渐蚀刻。虽然根据牺牲掩膜67a的蚀刻选择比而变化，但牺牲掩膜67a的宽度67W被调节成，在初始沟槽77e到达最终的沟槽深度之前先消失。具体而言，如果在初始沟槽77e到达最终的沟槽深度时的牺牲掩膜67a的掩膜减少量为“X”，则牺牲掩膜67a的宽度67W将被调节成小于“2X”。在此，掩膜减少量“X”为，牺牲掩膜67a的从一方的侧面起被去除的长度。因此，当牺牲掩膜67a的宽度67W被调节成小于“2X”时，牺牲掩膜67a将在初始沟槽77e到达最终的沟槽深度时消失。通过在沟槽形成区40A的表面上形成牺牲掩膜67a，从而能够使沟槽形成区40A中的蚀刻进行程度具有差异。

[0118] 干蚀刻在牺牲掩膜67a消失之后仍将被继续实施。由此，如图29所示，初始沟槽77e和初始沟槽77e之间的壁也被蚀刻，从而形成在底面上具有突出沟槽77a的沟槽77。此后，通过利用热氧化技术，向突出部沟槽77a中填充热氧化膜，从而可得到本说明书中所公开的突出部。

[0119] (沟槽栅的第4制造方法的改变例)

[0120] 如图30所示，也可以在半导体基板20的沟槽栅形成区40A的表面上形成多个牺牲掩膜68a。此时，如图31所示，由于牺牲掩膜68a的宽度68W极小，所以在实施干蚀刻时，牺牲掩膜68a也将在初始沟槽78e、79e到达某种程度的深度时消失。如果在牺牲掩膜68a消失之后仍继续实施干蚀刻，则如图32所示，将形成在底面上具有突出沟槽78a的沟槽78。此后，通过利用热氧化技术，向突出沟槽78a中填充热氧化膜，从而可得到本说明书中所公开的突出部。

[0121] 以此种方式，通过分散配置多个牺牲掩膜68a，从而能够形成宽度较大的沟槽78。

[0122] 另外，在本示例中，由于牺牲掩膜68a和牺牲掩膜68a之间的距离较窄，所以在其之间形成的初始沟槽79e的深度较浅。因此，通过其后的干蚀刻，初始沟槽79e的结构将在最终的沟槽78中消失。但是，如果增加牺牲掩膜68a和牺牲掩膜68a之间的距离，则初始沟槽79e也会被形成得较深，从而初始沟槽79e的结构将会在最终的沟槽78的底面上显现。此时，在最终的沟槽78的底面上将形成三个以上的突出沟槽。当需要此种结构时，可以通过对牺牲掩膜68a的覆盖方法进行设定来实现。

[0123] 以上虽然详细地对本发明的具体实施例进行了说明，但这些只不过是例示，并不用于限定专利的权利要求范围。在专利的权利要求书所记载的技术中，包括对以上所例示的具体实施例进行各种各样的变形、变更后的技术。

[0124] 另外，在本说明书或者附图中所说明的技术要素，是单独或者以各种组合的形式来发挥技术上的有用性的，其并不限定于申请时权利要求中所记载的组合。另外，在本说明书或者附图中所例示的技术为，可以同时达成多个目的的技术，且达成其中一个目的本身，也具有技术上的有用性。