一种半导体晶片组件包括电介质基底。在其上方沉积硅层。在硅上方沉积金属硬掩模。在金属硬掩模上方沉积电介质硬掩模。在电介质硬掩模上方沉积光刻胶，由此多个牺牲柱由穿过光刻胶的金属硬掩模层形成，以便牺牲柱从硅层延伸出。界面层被设置在导电材料层和硬掩模层之间以增强多个牺牲柱中的每一个与导电材料层之间的粘合，从而通过防止由于牺牲柱脱落或跌落而使多个牺牲柱过早地从硅层上脱离来优化由硅形成结型二极管。
在所述金属硬掩模材料层上方沉积的电介质硬掩模材料层；
在所述电介质硬掩模材料层上方沉积的光刻胶层，由此多个牺牲柱被形成为从所述金属硬掩膜材料层开始穿过所述光刻胶层，从而从所述硅层延伸出所述多个牺牲柱；以及界面层，其被设置在所述金属硬掩模材料层和所述电介质硬掩模材料层之间以增强所述金属硬掩模材料层和所述电介质硬掩模材料层之间的粘合，从而通过防止所述多个牺牲柱从所述金属硬掩模材料层上脱离来优化用硅层形成结型二极管。
2.根据权利要求1所述的半导体晶片组件，其中所述多个牺牲柱中的每一个限定一个柱横截面区域。
3.根据权利要求2所述的半导体晶片组件，其中在所述界面层被蚀刻后，所述界面层限定出与所述多个牺牲柱中的每一个同轴的界面横截面区域。
4.根据权利要求3所述的半导体晶片组件，其中所述柱横截面区域的面积等于所述界面横截面区域的面积。
5.根据权利要求4所述的半导体晶片组件，其中所述多个牺牲柱中的每一个与所述界面横截面区域中的每一个对齐。
6.根据权利要求5所述的半导体晶片组件，其中所述界面层限定在5纳米到10纳米之间的厚度。
7.根据权利要求6所述的半导体晶片组件，其中所述界面层由包括钨和氮的复合物制成。
8.根据权利要求6所述的半导体晶片组件，其中所述界面层由包括钛和氮的复合物制成。
9.根据权利要求8所述的半导体晶片组件，其中所述界面层中钛和氮的比率是1∶1。
10.根据权利要求9所述的半导体晶片组件，其中所述柱横截面区域限定在53纳米到
11.根据权利要求1所述的半导体晶片组件，其包括在所述多个牺牲柱中的每一个下面形成的多个支柱。
在所述金属硬掩模材料层上方沉积的电介质硬掩模材料层；
在所述电介质硬掩模材料层上方沉积的光刻胶层，由此多个牺牲柱被形成为从所述金属硬掩膜材料层开始穿过所述光刻胶层，从而从所述硅层延伸出所述多个牺牲柱；以及界面层，其厚度在5纳米到10纳米之间，并且被设置在所述金属硬掩模材料层和所述电介质硬掩模材料层之间以增强所述金属硬掩模材料层和所述电介质硬掩模材料层的每一个之间的粘合，从而通过防止所述多个牺牲柱从所述硅层上脱离来优化由硅层形成结型二极管。
13.根据权利要求12所述的半导体晶片组件，其中所述界面层由包括钛和氮的复合物制成。
14.根据权利要求13所述的半导体晶片组件，其中所述界面层中钛和氮的比率是
15.根据权利要求14所述的半导体晶片组件，其中所述牺牲柱中的每一个限定具有在
在所述电介质硬掩模材料层上方沉积的光刻胶层，由此多个牺牲柱被形成为从所述金属硬掩膜材料层开始穿过所述光刻胶层，从而从所述硅层延伸出所述多个牺牲柱；以及界面层，其由包括钨和氮的复合物制成，并且被设置在所述金属硬掩模材料层和所述电介质硬掩模材料层之间以通过防止所述多个牺牲柱从所述硅层上脱离来优化由硅层形成结型二极管。
17.根据权利要求16所述的半导体晶片组件，其中所述界面层限定在72纳米到80纳米之间的直径。
18.根据权利要求17所述的半导体晶片组件，其中所述牺牲柱中的每一个限定具有在
19.一种制造半导体晶片组件的方法，该半导体晶片组件具有电介质基底和从其中延伸出的多个支柱，所述方法包括以下步骤：在一组导体上方沉积硅层；
蚀刻掉一部分所述电介质硬掩模材料和所述界面材料；以及蚀刻掉一部分所述金属硬掩模材料以产生多个牺牲柱，所述多个牺牲柱在所述金属硬掩模层和所述电介质硬掩模层之间具有界面材料层，以防止所述多个牺牲柱过早地从所述硅层上脱离。
20.根据权利要求19所述的方法，其包括使用所述多个牺牲柱作为掩模图案蚀刻所述硅层的步骤。
21.根据权利要求20所述的方法，其包括使用所述多个牺牲柱作为掩模图案蚀刻所述硅层以形成多个结型二极管的步骤。
22.根据权利要求21所述的方法，其包括移除所述牺牲柱的步骤。
23.根据权利要求22所述的方法，其中移除所述牺牲柱的步骤包括从所述金属硬掩模材料层上移除所述界面材料层。
24.根据权利要求23所述的方法，其中沉积界面材料层的步骤包括使用氮化钛作为所述界面材料。
25.根据权利要求23所述的方法，其中沉积界面材料层的步骤包括使用氮化钨作为所述界面材料。
存储器中的钨/二氧化硅交界面的衬垫
技术领域
[0001] 本发明一般涉及用于增强在半导体晶片上形成的器件的整体性的结构。更具体地，本发明涉及用于增强大致垂直于半导体晶片形成的器件的整体性的结构。
背景技术
[0002] 由半导体材料制成的器件被用于制造电子元件和系统中的存储器电路。由于数据和指令组被存储在存储器电路中，所以存储电路是此类器件的主干。使存储器电路占用的自然资源量和空间量最小化是设计此类电路的主要动机。随着存储器电路的设计从二维设计变到三维设计，更强调使建立结构所需的空间最小化，同时保持相同的集成度和强度，当在空间中合并更多元件时，集成度和强度变得更加重要，因为如果其中的一个元件故障，则替换该元件的成本更高。
[0003] 集成电路的介电层和电学元件之间的电连接需要很强。同样地，电学元件本身必须足够坚固以在连续制造过程中和随后使用寿命期间承受苛刻的条件。因此，电学元件与晶片之间的连接必须坚固。
[0004] 计算主要强度是使电学元件更小和相互之间更紧密接触的需要。随着电学元件变小以适应压缩需要，电学元件被削弱。因此，将电学元件保持在半导体晶片上的能力被减小，导致故障率升高。
发明内容
[0005] 半导体晶片组件包括电介质基底。硅层被沉积在所述基底上方。金属硬掩模被沉积在所述硅上方。电介质硬掩模被沉积在所述金属硬掩模上方。光刻胶被沉积在所述电介质硬掩模上方，由此多个牺牲柱被形成为从金属硬掩膜材料层开始穿过所述光刻胶层，从而从所述硅层延伸出所述多个牺牲柱。界面层被设置在导体材料层和硬掩模层之间以增强多个牺牲柱中的每一个与导电材料层之间的粘合，通过防止多个牺牲柱从硅层上过早地脱离来优化用硅形成结型二极管。
附图说明
[0006] 通过参考下面详细说明并结合附图可以更好地理解本发明的优点，其中：
[0007] 图1是无创造性结构且未使用创造性方法形成的现有技术非易失性存储器单元的透视图；
[0008] 图2是图1的第一存储器单元的一部分的透视图；
[0009] 图3a-3d是图示说明通过消减法(subtractive method)形成导电轨的工艺中的步骤的横断侧视图；
[0010] 图4a-4d是图示说明通过镶嵌法形成导电轨的工艺中的步骤的横断侧视图；和[0011] 图5a-5g是通过使用本发明形成元件的工艺中的步骤的半导体晶片的横断侧视图。
具体实施方式
[0012] 参考图1，由Herner等人提交的标题为“High-DensityThree-Dimensional Memory Cell”的美国专利6,952,030(后面称为“′030专利”，其通过引用合并于此)公开了一种非易失性存储器单元，一般用20标记，该存储器单元包括垂直取向的结型二极管22和插在顶部导体26和底部导体28之间的电介质断裂反熔丝24。垂直取向的结型二极管22包括第一导电类型的重掺杂半导体层30、未掺杂半导体材料或轻掺杂半导体材料的中间层32以及第二导电类型的重掺杂半导体层34。结型二极管22的半导体材料通常是硅、锗或硅和/或锗的合金。结型二极管22和电介质断裂反熔丝24被串行设置在底部导体28和顶部导体26之间，这些导体可以由诸如钨的金属形成。
[0013] 此处使用的术语“结型二极管”指具有非欧姆导电性的半导体器件，其具有两个端电极，并且一个电极是由p型半导体材料制成，另一个电极是由n型半导体材料制成。示例包括p-n二极管和n-p二极管，其具有接触的p型半导体材料和n型半导体材料，诸如齐纳二极管和p-i-n二极管，在p-i-n二极管内本征(未掺杂)半导体材料被插入在p型半导体材料和n型半导体材料之间。
[0014] 在图1的存储器单元20的初始状态，当在顶部导体26和底部导体28之间施加读取电压时，流过结型二极管22的电流非常小。反熔丝24阻止电流流过，并且在大多数实施例中，多晶半导体材料二极管22以相对高的电阻状态被形成，如由Herner等人在2004年9月29日提交的序列号为10/955,549、标题为“Nonvolatile Memory Cell Withouta Dielectric Antifuse Having High-and Low-Impedance States”的美国专利申请(此后被称为“′549申请”)；由Herner等人在2005年6月8日提交的序列号为11/148,530、标题为“Nonvolatile Memory Cell Operatingby Increasing Order in Polycrystalline Semiconductor Material”的美国专利申请(此后被称为“′530申请”)中所述，上述专利申请通过引用合并于此。在顶部导体26和底部导体28之间施加编程电压导致反熔丝材料的电介击穿，永久地形成穿过反熔丝24的导电通路。同样可以改变二极管22的半导体材料，将其变为低电阻状态。在编程之后，一旦施加读取电压，在顶部导体26和底部导体28之间流过易于检测的电流。以这种方式，被编程的单元可以与未被编程的单元区分开。
[0015] 参考图2，其显示与图1的单元20类似的存储器单元20的第一存储级36的一部分。可以形成依次在顶部堆叠的2个、3个、4个或更多个此类存储级以形成单片三维存储器阵列，优选形成在半导体衬底如单晶硅晶片上，并且如“′030专利”和“′549申请”及“′530申请”中所述。
[0016] 半导体器件如存储器单元20中的特征通常由消减法(subtractivemethod)或镶嵌法(Damascene method)形成。在消减法中，材料被图案化和蚀刻成期望的形状。然后，在特征之间蚀刻缝隙并且填充电介质。在镶嵌法中，通过在电介质中形成空隙来形成特征，然后使用导电材料或半导体材料填充这些空隙。
[0017] 例如，为了使用消减法形成金属轨型导体，如图3a所示，金属层40被沉积，并且光刻胶层42被旋涂在其上。如图3b所示，然后光刻胶层42被光刻图案化成期望的形状。如图3c所示，蚀刻步骤移除不受被蚀刻光刻胶层42保护的金属层40的部分。如图3d所示，在蚀刻后，光刻胶层42被剥离，留下其下面的金属轨40，在轨40之间具有间隙，该间隙可以由电介质44填充。如果需要，任何多余的电介质44可以被移除，例如通过化学机械平整处理(CMP)以在平坦化表面上裸露金属轨40。
[0018] 与图3a到图3d所示的示例不同，图4a图示说明使用镶嵌法形成金属轨型导体46的第一步。首先，光刻胶层48被旋涂在沉积的氧化层50上。如图4b所示，光刻胶层48被图案化。然后，蚀刻步骤在氧化层50上形成沟道52。在图4c中，在移除光刻胶层48之后，金属层46被沉积以填充沟道52，并且例如通过CMP移除多余的金属层以形成轨46，如图4d所示。
[0019] 在“′030专利”的实施例中，如图1所示，底部导体28和顶部导体26通过消减法形成。在一些实施例中，使用镶嵌法形成这些导体可能是有利的。
[0020] 结型二极管22大致在这两个导体26和28之间延伸(在结型二极管22和这两个导体26、28之间可以有中间层)。由于在制造步骤中应该粘附或剥落的一部分光刻胶或硬掩模层不能粘附或剥落，因此结型二极管22易于出现故障。该故障可能发生在蚀刻和形成步骤。在图5a所示的实施例中，电介质硬掩模层54通常存在于光刻胶层56和金属硬掩模层58之间。金属硬掩模58可以由钨制成。可替换地，可以使用钨复合材料或合金。
[0021] 硬掩模是被蚀刻层，其用于图案化下面的(多个)层的蚀刻。如果所有光刻胶都已经被消耗，则硬掩模层54、58可以在其替代中提供图案。使用多孔低介电常数(k)层除了需要减少被制造的电子元件的尺寸外，还需要存在金属硬掩模58。金属硬掩模58可以提供抵抗中毒的最好保护，并且使多孔低介电常数薄膜有效工作。在所示实施例中，电介质抗反射涂膜层60(DARC)可以用来帮助制造结型二极管22。DARC层60防止由于蚀刻处理中的光反射而在后续处理步骤中可能发生的光刻胶层56的轴外(off-axis)腐蚀。
[0022] 金属硬掩模层58的下面是界面材料层62。因为多个制造步骤都需要金属硬掩模层58、电介质硬掩模层54和光刻胶层56，所以它们易于脱离后面讨论的硅层，所述硅层形成在结型二极管22内。这导致不能在其下面形成柱结构。界面层62是薄的粘附层，其被应用在电介质层54和金属硬掩模层58之间的结构上。界面层62提供足够的粘附力以防止被蚀刻的硬掩模和光刻胶从金属硬掩模层58上脱离。在随后的制造期间，界面层62将电介质硬掩模层54粘附或粘合在金属硬掩模层58上，其提高了制造的存储器器件的生产率和质量。因为界面层62是导电的，所以它和金属硬掩模层58可以保留在器件之内或之上而不影响制造的存储器器件的性能，在随后的处理步骤期间其可以被留下或忽略。使用标准反应PVD和/或CVD方法使用氮化钛或氮化钨制造的界面层62将在随后更详细地讨论。
[0023] 金属硬掩模层58的下面是粘附层64，其有助于金属层58和设置在金属硬掩模层58下面的反熔丝材料层66之间的粘合。如上所述，反熔丝材料层66用于形成电介质断裂反熔丝24。在许多实施例中，用来产生在金属硬掩模层58和反熔丝材料层66之间的粘附层64的材料是氮化钛(TiN)。
[0024] 反熔丝材料层66的正下面是三个硅层68、70和72。这三个硅层68、70和72包括重掺杂硅层68、中间硅层70(其未掺杂或轻掺杂)和另一个重掺杂硅层72。这些层68、70和72中的每一个被用于制造重掺杂半导体层30、中间层32和重掺杂半导体层34，所有这些层形成上面详细讨论的垂直取向的结型二极管22。后续的粘附层74(一般是TiN)被沉积在硅层68、70和72下面。
[0025] 器件的底部包括导体层28。导体28由钨或其合金制成，并且使用上述方法之一制造。由惰性材料(诸如二氧化硅)制造的间隔物/垫片(spacer)78使导体相互隔离。尽管粘附层74的底层可以在导体28和间隔物78的每一个之间延伸，但是该粘附层一般不存在，除非导体层28是使用镶嵌法制造的。
[0026] 前一图中的上述结构是将被用来形成结型二极管22的结构。制造过程的第一步在图5b中显示。在该步骤，光刻胶层56被图案化以产生掩模80。光刻胶掩模80将被用来图案化硬掩模层54和宰其下面设置的层。
[0027] 参考图5c，通过蚀刻DARC层60、电介质硬掩模层54、金属硬掩模层58和界面层62来进一步处理该结构。这些层54、58、60、62的剩余部分和光刻胶掩模80形成牺牲柱82并且被提供用来形成结型二极管22。这些牺牲柱82为随后的蚀刻步骤限定掩模图案。为了最大化该处理的性能，界面层62被用来在不再需要牺牲柱82和牺牲柱可以被移除之前减少被破坏、分离、脱掉或跌落的牺牲柱82的数目。通过保留牺牲柱82直到不再需要牺牲柱，可以在制造过程期间提供形成期望的结型二极管22的较高百分率。下面陈述的示例帮助说明将界面层62合并到结构中的有效性。需要界面层62不干扰在其下面形成的顶部导体26，以便在随后的完成步骤之前不需要额外的处理步骤来移除界面层62。
[0028] 添加界面层62以保持牺牲柱在适当位置是违反直观的(counter-intuitive)，因为牺牲柱82最终要被移除。但是，无论什么理由，过早的移除将减少生产支柱或结型二极管22的有效性和效率。界面层62提高了生产效率同时允许随后移除牺牲柱82。
[0029] 示例1
[0030] 界面层62的厚度可以在5纳米和10纳米之间，包括5纳米和10纳米。当界面层62由氮化钛制成时，在制造过程的清理部分之后，支柱的宽度范围可以在53nm和69nm之间。关于本发明的该示例，氮化钛界面层62中的钛和氮的比率大约是1∶1。没有结型二极管22从硬掩模层54上跌落并且未发生剥落。
[0031] 示例2
[0032] 界面层62的厚度可以在5纳米和10纳米之间，包括5纳米和10纳米。当界面层62由氮化钨制成时，在制造过程的清理部分之后，支柱的宽度范围可以在72nm和80nm之间。在该示例中，氮流(nitrogenflow)是43％。没有结型二极管22从硬掩模层54上跌落并且未发生剥落。
[0033] 参考图5d，金属硬掩模58被蚀刻。由于在蚀刻金属掩模58时需要的化学物质不同，所以金属硬掩模58可以在与其他层分开的步骤中被蚀刻。
[0034] 在金属硬掩模58被蚀刻后，结型二极管22被形成，如图5e所示。单一蚀刻步骤形成电介质断裂反熔丝24，以及将所有三个硅层68、70和72全部转化成上面详细讨论的具有重掺杂半导体层30、中间层32和重掺杂半导体层34的结型二极管22。
[0035] 一旦结型二极管22和电介质断裂反熔丝被形成，则不再需要牺牲柱82。这些牺牲柱使用传统的灰化方法(ash method)被移除。参考图5f，一部分牺牲柱82连同设置在结型二极管22之间的粘附层74被移除。
[0036] 参考图5g，执行形成结型二极管22的最后步骤，结型二极管22被设置在被蚀刻的金属硬掩模58和底部导体28之间。电介质断裂反熔丝24被设置在结型二极管22和被蚀刻的金属硬掩模58之间。牺牲柱82的剩余部分(界面层62和硬掩模层54的剩余部分)使用化学机械平整处理(CMP)步骤被移除。硬掩模层58用于停止CMP处理。
[0037] 一旦以柱状形式产生结型二极管22(类似于图1和图2中所示)，围绕结型二极管的间隙使用类似于硬掩模54的材料85填充。该材料是非导电的并且在二极管的整个寿命中为结型二极管提供结构支撑。然后类似于上述顶部导体26的导电轨(未显示)可以被形成在结型二极管22上方，并且通过金属硬掩模层58电连接在结型二极管22上。该步骤完成结型二极管22的电路并因此产生存储器单元。
[0038] 贯穿整个说明书，一层被描述为在另一层“之上”或“之下”。应该理解这些术语描述了层和元件相对于衬底的位置，所述层和元件形成在所述衬底上，在大多数实施例中该衬底是单晶硅晶片衬底；一个特征在其距离晶片衬底较远时位于另一个特征之上，而在其距离晶片衬底较近时位于另一个特征之下。尽管很明显晶片或管芯(die)可以在任何方向旋转，但是晶片或管芯上的部件的相对取向不可以改变。此外，所示层的宽度不是按比例的并且在此处显示仅为图示说明的目的。
[0039] 转让给本发明受让人的序列号为xx/yyy,yyy且标题为“ConductiveHard Mask to Protect Patterned Features During Trench Etch”的美国专利申请更全面地公开了形成导体的方法，其公开内容通过引用合并于此。
[0040] 本发明以举例的方式被描述。应该理解所使用的术语意欲进行文字描述而不是限制。
[0041] 鉴于上述教导，本发明的许多修改和变化是可能的。因此，在随附权利要求的范围内，本发明可以不以具体描述的方式被实践。
