半导体晶圆及制造半导体装置的方法

摘要

本发明是有关于一种半导体晶圆及制造半导体装置的方法，其揭露了一种应用于半导体基材的切割结构及其制造方法。其中该半导体晶圆包含设置在基材中的第一晶片、设置在基材中且与第一晶片邻接的第二晶片、及设置在第一与第二晶片间的切割道。设置第一与第二金属层于切割道之上，其中第二金属层设置在第一金属层之上。第一对准标示设置在切割道的第一部分上的第一金属层中，且第一金属图案设置在切割道的第一部分上的第二金属层中。

权利要求

1.一种半导体晶圆，其特征在于其包含：

一第一晶片，设置在一基材中；

一第二晶片，邻设在该第一晶片旁，且设置在该基材中；

一切割道，设置在该第一晶片及该第二晶片之间；

一第一金属层及一第二金属层，设置在该切割道之上，其中该第二金属层是设置在该第一金属层之上；

一第一对准标示，设置在该切割道的一第一部分之上的该第一金属层之中；以及一第一金属图案，设置在该切割道的该第一部分之上的该第二金属层之中。

2.根据权利要求1所述的半导体晶圆，其特征在于其中所述的第一金属图案的总表面积除以该切割道的该第一部分的总表面积是20％至50％。

3.根据权利要求1所述的半导体晶圆，其特征在于一第三金属层直接设置在该第一金属层之下，且该第三金属层并未包含金属图案于该切割道的该第一部分之上。

4.根据权利要求3所述的半导体晶圆，其特征在于更包含：

一第四金属层，设置在该第二金属层之上，其中该第四金属层覆盖在该切割道之上，且该第四金属层包含多个第二金属图案于该切割道的该第一部分之上。

5.根据权利要求4所述的半导体晶圆，其特征在于其中所述的第一金属图案是相对于该第二金属图案做横向交错。

6.根据权利要求3所述的半导体晶圆，其特征在于更包含：

一第四金属层，直接设置在该第三金属层之下，其中该第四金属层覆盖在该切割道之上，且该第四金属层包含多个第二金属图案于该切割道的该第一部分之上。

7.根据权利要求1所述的半导体晶圆，其特征在于更包含：

一第三金属层及一第四金属层，覆盖在该切割道之上，其中该第三金属层及该第四金属层是设置在该第一金属层及该第二金属层之上，该第四金属层是直接设置在该第三金属层之上；以及一第二对准标示，设置在该切割道的一第二部分之上的该第四金属层之中，其中该第三金属层并未包含位于该切割道的该第二部分之上金属图案，其中该第一对准标示较该第二对准标示更接近该切割道的一边缘。

8.根据权利要求7所述的半导体晶圆，其特征在于更包含：

一第五金属层，覆盖在该切割道之上，其中该第五金属层是设置在该 第三金属层及该第四金属层之上；以及多个第二金属图案，设置在该切割道的该第二部分之上的该第五金属层之中。

9.根据权利要求7所述的半导体晶圆，其特征在于更包含：

一第五金属层、一第六金属层及一第七金属层，覆盖在该切割道之上，其中该第五金属层、该第六金属层及该第七金属层是设置该第三金属层及该第四金属层之上，该第七金属层是直接设置该第六金属层上，该第六金属层是设置在该第五金属层之上；

一第三对准标示，设置在该切割道的一第三部分之上的该第七金属层之中，其中该第六金属层并未包含位于该切割道的该第三部分之上的金属图案；以及多个第二金属图案，设置在该切割道的该第二部分之上的该第五金属层之中。

10.根据权利要求9所述的半导体晶圆，其特征在于更包含：

多个第三金属图案，设置在该切割道的该第三部分之上的该第一金属层之中，其中该切割道的该第一部分较该切割道的该第二部分更接近该切割道的该边缘，且该切割道的该第二部分较该切割道的该第三部分更接近该切割道的该边缘。

11.一种制造半导体装置的方法，其特征在于其包括以下步骤：形成多个切割道及包含有主动装置的多个区域于一基材中，其中该些切割道将该些区域分隔开；

形成一第一对准标示于一第一金属层中，其中该第一金属层是位于该些切割道其中至少一个的一第一部分之上；以及形成多个第一金属图案于一第二金属层中，其中该第二金属层是位于该些切割道的该第一部分之上，且该第二金属层是设置在该第一金属层之上。

12.根据权利要求11所述的制造半导体装置的方法，其特征在于更包含：在形成该第一金属层之前，形成覆盖在该基材之上的一第三金属层，其中该第三金属层并未包含位于该些切割道的该第一部分之上的金属图案，再形成覆盖在该第三金属层之上的该第一金属层；以及在形成该第三金属层之前，形成覆盖在该基材之上的一第四金属层，其中该第四金属层包含位于该些切割道的该第一部分之上的多个第二金属图案，再形成覆盖在该第四金属层之上的该第三金属层。

13.根据权利要求11所述的制造半导体装置的方法，其特征在于更包含： 形成设置在该第二金属层之上的一第三金属层，其中该第三金属层并未包含位于该些切割道的该其中至少一个的一第二部分之上的金属图案；

形成覆盖在该第三金属层之上的一第四金属层，其中该第四金属层包含位于该些切割道的该第二部分之上的一第二对准标示；

形成覆盖在该第四金属层之上的一第五金属层，其中该第五金属层包含位于该些切割道的该第二部分之上的多个第二金属图案；

形成覆盖在该第五金属层之上的一第六金属层，其中该第六金属层并未包含位于该些切割道的该其中至少一个的一第三部分之上的金属图案；以及形成覆盖在该第六金属层之上的一第七金属层，其中该第七金属层包含位于该些切割道的该第三部分之上的一第三对准标示。

14.根据权利要求13所述的制造半导体装置的方法，其特征在于其中形成覆盖在该基材上的该第一金属层包含形成多个第三金属图案，该些第三金属图案是设置在该些切割道的该第三部分之上的该第一金属层之中，其中该些切割道的该第一部分较该些切割道的该第二部分更接近该些切割道的其中一者的一边缘，且该些切割道的该第二部分较该些切割道的该第三部分更接近该些切割道的该其中一者的该边缘。

说明书

半导体晶圆及制造半导体装置的方法

[0001] 本申请是与发明名称为“半导体基材的切割(Dicing)结构及其制造方法”的美国临时申请案61/177,034有关，并请求其优先权，其中美国临时申请案61/177,034是于公元2009年5月11日所提出，且在此将其整体内容一并列入作为参考。

技术领域

[0002] 本发明涉及一种半导体基材，特别是涉及一种应用于半导体晶圆的半导体基材的切割结构及制造半导体装置的方法。

背景技术

[0003] 半导体装置使用于许多电子及其他的应用中。半导体装置包含集成电路，其中集成电路是以沉积许多型态的材料薄膜于半导体晶圆上，并将上述的材料薄膜图案化而形成。

[0004] 金属化(Metallization)层通常为半导体装置的最顶层。当部分集成电路具有单一的金属化顶层时，其他集成电路包含多层内连线(Multi-LevelInterconnects)，其中二层或多层金属化层是形成在半导体晶圆或工作件(Workpiece)之上。每个导电线路层(Conductive Line Layer)典型地包含多个以绝缘材料(Insulating Material)来彼此分隔的导电线路，也可称之为内层介电层(ILD)。先进半导体工艺利用具有低介电常数(k)及/或超低介电常数(Ultra-Low Dielectric Constants；ULK)的内层介电层来最小化内连接寄生(Parasitic)电容。

[0005] 在半导体技术的挑战中，其中之一是需要发展具有良好产品产能及可靠度的技术。然而，具备低介电常数的材料具有不良的机械特性。因此，低介电常数及超低介电常数的材料的使用，在维持产能及元件可靠度方面引进了额外的挑战。

[0006] 因此，在此技术领域中所需要的是，包含有低介电常数及超低介电常数的材料的半导体元件，但并不具有产品产能及元件可靠度的问题。

[0007] 由此可见，上述现有的半导体晶圆及制造半导体装置的方法在产品结构、制造方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品及方法又没有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因 此如何能创设一种新的半导体晶圆及制造半导体装置的方法，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。

发明内容

[0008] 本发明的目的在于，克服现有的半导体晶圆及其制造方法存在的缺陷，而提供一种新的应用于半导体晶圆的切割结构及制造半导体装置的方法，所要解决的技术问题是使其可避免在晶圆切割过程中破裂的扩散。此外，使切割结构可产生极小的光干涉杂讯，在切割过程中可以最小化对准的错误，非常适于实用。

[0009] 本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体晶圆，包含设置在基材中的第一晶片、设置在基材中且与第一晶片邻接的第二晶片、及设置第一与第二晶片间的切割道。设置第一与第二金属层于切割道之上，其中第二金属层设置在第一金属层之上。第一对准标示设置在切割道的第一部分上的第一金属层中，且第一金属图案设置在切割道的第一部分上的第二金属层中。

[0010] 本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。 [0011] 前述的半导体晶圆，其中所述的第一金属图案的总表面积除以该切割道的该第一部分的总表面积是20％至50％。

[0012] 前述的半导体晶圆，一第三金属层直接设置在该第一金属层之下，且该第三金属层并未包含金属图案于该切割道的该第一部分之上。

[0013] 前述的半导体晶圆，更包含：一第四金属层，设置在该第二金属层之上，其中该第四金属层覆盖在该切割道之上，且该第四金属层包含多个第二金属图案于该切割道的该第一部分之上。

[0014] 前述的半导体晶圆，其中所述的第一金属图案是相对于该第二金属图案做横向交错。

[0015] 前述的半导体晶圆，更包含：一第四金属层，直接设置在该第三金属层之下，其中该第四金属层覆盖在该切割道之上，且该第四金属层包含多个第二金属图案于该切割道的该第一部分之上。

[0016] 前述的半导体晶圆，更包含：一第三金属层及一第四金属层，覆盖在该切割道之上，其中该第三金属层及该第四金属层是设置在该第一金属层及该第二金属层之上，该第四金属层是直接设置在该第三金属层之上；以及一第二对准标示，设置在该切割道的一第二部分之上的该第四金属层之中，其中该第三金属层并未包含位于该切割道的该第二部分之上金属图案，其中该第一对准标示较该第二对准标示更接近该切割道的一边缘。 [0017] 前述的半导体晶圆，更包含：一第五金属层，覆盖在该切割道之上，其中该第五金属层是设置在该第三金属层及该第四金属层之上；以及多个第 二金属图案，设置在该切割道的该第二部分之上的该第五金属层之中。

[0018] 前述的半导体晶圆，更包含：一第五金属层、一第六金属层及一第七金属层，覆盖在该切割道之上，其中该第五金属层、该第六金属层及该第七金属层是设置该第三金属层及该第四金属层之上，该第七金属层是直接设置该第六金属层上，该第六金属层是设置在该第五金属层之上；一第三对准标示，设置在该切割道的一第三部分之上的该第七金属层之中，其中该第六金属层并未包含位于该切割道的该第三部分之上的金属图案；以及多个第二金属图案，设置在该切割道的该第二部分之上的该第五金属层之中。 [0019] 前述的半导体晶圆，更包含：多个第三金属图案，设置在该切割道的该第三部分之上的该第一金属层之中，其中该切割道的该第一部分较该切割道的该第二部分更接近该切割道的该边缘，且该切割道的该第二部分较该切割道的该第三部分更接近该切割道的该边缘。

[0020] 本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种制造半导体装置的方法。此制造半导体装置的方法包含，形成多个切割道及包含有主动装置的多个区域于一基材中，其中切割道将此些区域分隔开；形成第一对准标示于第一金属层中，其中上述第一金属层是位于多个切割道其中至少一个的第一部分之上；以及形成多个第一金属图案于第二金属层中，其中上述第二金属层是位于上述多个切割道的第一部分之上，且此第二金属层是设置在上述第一金属层之上。

[0021] 本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。 [0022] 前述的制造半导体装置的方法，更包含：在形成该第一金属层之前，形成覆盖在该基材之上的一第三金属层，其中该第三金属层并未包含位于该些切割道的该第一部分之上的金属图案；以及在形成该第三金属层之前，形成覆盖在该基材之上的一第四金属层，其中该第四金属层包含位于该些切割道的该第一部分之上的多个第二金属图案。 [0023] 前述的制造半导体装置的方法，更包含：形成设置在该第二金属层之上的一第三金属层，其中该第三金属层并未包含位于该些切割道的该其中至少一个的一第二部分之上的金属图案；形成覆盖在该第三金属层之上的一第四金属层，其中该第四金属层包含位于该些切割道的该第二部分之上的一第二对准标示；形成覆盖在该第四金属层之上的一第五金属层，其中该第五金属层包含位于该些切割道的该第二部分之上的多个第二金属图案；形成覆盖在该第五金属层之上的一第六金属层，其中该第六金属层并未包含位于该些切割道的该其中至少一个的一第三部分之上的金属图案；以及形成覆盖在该第六金属层之上的一第七金属层，其中该第七金属层包含位于该些切割道的该第三部分之上的一第三对准标示。

[0024] 前述的制造半导体装置的方法，其中形成覆盖在该基材上的该第一金属层包含，形成多个第三金属图案，该些第三金属图案是设置在该些切割道的该第三部分之上的该第一金属层之中，其中该些切割道的该第一部分较该些切割道的该第二部分更接近该些切割道的其中一者的一边缘，且该些切割道的该第二部分较该些切割道的该第三部分更接近该些切割道的其中一个的该边缘。

[0025] 本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一种设计半导体晶圆中的切割结构的方法。此方法包含，设计一对准标示于一金属层中；置放多个第一金属图案于上述金属层上的所有上层金属层；置放多个第二金属图案于上述金属层下的所有下层金属层；测量在一对准工艺中，来自于所有上层金属层及下层金属层所产生的杂讯；假如上述被测量的杂讯为不可接受的，从上述下层金属层中的最高的层移除第二金属图案；以及重复上述测量步骤及移除步骤，直到被测量的杂讯达到可被接受为止。

[0026] 本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明半导体晶圆及制造半导体装置的方法至少具有下列优点及有益效果：本发明通过在半导体晶圆的切割结构引进额外的金属图案，大幅地改善切割结构中内层介电层的机械特性，藉此最小化破裂的扩散或剥离，故可提高产品产能及可靠度。

[0027] 综上所述，本发明是有关于一种半导体晶圆及制造半导体装置的方法，其揭露了一种应用于半导体基材的切割结构及其制造方法。其中该半导体晶圆包含设置在基材中的第一晶片、设置在基材中且与第一晶片邻接的第二晶片、及设置在第一与第二晶片间的切割道。设置第一与第二金属层于切割道之上，其中第二金属层设置在第一金属层之上。第一对准标示设置在切割道的第一部分上的第一金属层中，且第一金属图案设置在切割道的第一部分上的第二金属层中。本发明在技术上有显著的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。

[0028] 上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

[0029] 图1(包含图1a至图1f)是根据本发明的一实施例的设置在半导体晶圆上多个晶片之间的切割道的示意图，其中图1a是半导体晶圆被切割道分离为多个晶片的俯视图、图1b是沿图1a中1b-1b线的一切割道附近的半导 体的剖面视图、图1c至图1e是切割道中金属化层内的金属线由上向下俯视的剖面视图、且图1f是沿图1a的1f-1f线的一切割道的半导体的剖面视图，其中图1c是沿着图1b中线1c-1c剖切的剖面视图，图1d是沿着图
1b中线1d-1d剖切的剖面视图，而图1e是沿着图1b中线1e-1e剖切的剖面视图。 [0030] 图2是根据本发明的一实施例的切割道中的金属层由上向下俯视的剖面视图，其中上述金属层是直接设置在包含有对准标示的一金属层上。

[0031] 图3(包含图3a至图3c)是根据本发明的实施例的位于对准标示上的金属化层的示意图。

[0032] 图4是根据本发明的一实施例的的设置在对准标示上的金属图案是在金属层中交错(Staggered)的切割道的剖面视图。

[0033] 图5是对准标示设置在第五金属层M5中的另一实施例的示意图。

[0034] 图6，是对准标示设置在第五金属层M5中，至少部分在对准标示下的金属层包含第二金属图案的另一实施例的示意图。

[0035] 图7(包含图7a至图7d)是本发明的对准标示形成在多层金属层中的一实施例的示意图。

[0036] 图8(包含图8a至图8d)是本发明的对准标示系形成在多层金属层中的另一实施例的示意图。

[0037] 图9是根据本发明实施例设计位于对准标示下的第二金属图案的方法的流程图。 [0038] 图10(包含图10a至图10c)是根据本发明图9所示的实施例的切割道在设计工艺中的剖面视图。

[0039] 图11(包含图11a至图11c)是根据本发明的一实施例的制造具有多个晶片的基材的方法的示意图。

[0040] 1：第一晶片 2：第二晶片

[0041] 3：第三晶片 4：第四晶片

[0042] 10：基材 11：切割道

[0043] 15：部分晶圆 20：后段工艺层

[0044] 21：对准标示 21a：第一对准标示

[0045] 21b：第二对准标示 21c：第三对准标示

[0046] 21d：第四对准标示 21e：第五对准标示

[0047] 42：第一金属图案 41：内层介电层

[0048] 50：保护层 43：第二金属图案

[0049] 111：主动装置区 112：栅极线

[0050] 113：晶体管 114：隔离区

[0051] 121：第一绝缘材料层 122：接触窗插塞

[0052] 131：第二绝缘材料层 141：第三绝缘材料层

[0053] 142：介层窗 151：第四绝缘材料层

[0054] 161：第五绝缘材料层 171：第六绝缘材料层

[0055] 181：第七绝缘材料层 191：第八绝缘材料层

[0056] 201：第九绝缘材料层 201：第九绝缘材料层

[0057] 211：第十绝缘材料层 212：步骤

[0058] 210：步骤 215：步骤

[0059] 213：步骤 217：步骤

[0060] 216：步骤 1b-1b：线

[0061] 218：步骤 1d-1d：线

[0062] 1c-1c：线 1f-1f：线

[0063] 1e-1e：线 8b-8b：线

[0064] 7b-7b：线 A2：第二对准标示

[0065] A1：第一对准标示 A4：第四对准标示

[0066] A3：第三对准标示 A6：第六对准标示

[0067] A5：第五对准标示 A8：第八对准标示

[0068] A7：第七对准标示 A10：第十对准标示

[0069] A9：第九对准标示 M1：第一金属层

[0070] D：距离 M3：第三金属层

[0071] M2：第二金属层 M5：第五金属层

[0072] M4：第四金属层 M7：第七金属层

[0073] M6：第六金属层 M9：第九金属层

[0074] M8：第八金属层 V2：第二介层窗层

[0075] V1：第一介层窗层 V4：第四介层窗层

[0076] V3：第三介层窗层 W：距离

具体实施方式

[0077] 为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的半导体晶圆及制造半导体装置的方法其具体实施方式、结构、方法、步骤、特征及其功效，详细说明如后。

[0078] 有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚呈现。通过具体实施方式的说明，当可对本发明为达成预定目的所采取的技术手段及功效获得一更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。

[0079] 有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚的呈现。为了方便说明，在以下的实施例中，相同的元件以相同的编号表示。

[0080] 本发明将藉由处于特定背景中的实施例来加以说明，亦即半导体基材的切割区中的结构。然而，本发明也可应用在切割区以外的其他型式的结构中，以改善如机械可靠度等。

[0081] 低介电常数介电材料是用来降低后段工艺(Back End Of TheLine；BEOL)或金属化层中的寄生内连线电容。最近或未来的技术将可能引进更低介电常数的材料，例如超低介电常数的介电材料。然而，上述材料的引进也带来了许多的挑战。例如，低介电常数材料传统上具有不良的机械特性。再者，此些低介电常数介电材料层与相邻的介电层及金属层间的粘着性并不好。因此，低介电常数介电材料经常会破裂(Cracks)及/或剥离(Delaminations)。上述的失败会产生在工艺中或在晶片的操作中。例如，在低介电常数介电材料层沉积之后，破裂可在半导体晶圆后续的工艺中形成。

[0082] 破裂的重要来源是产生于晶片的角落及边缘，其是产生自边缘的应力集中或其他机械冲击。例如，在晶圆切割过程中，包含在晶片边缘的应力可产生微小破裂(Micro-Crack)，并迅速地扩散到介电层。最小化上述微小破裂扩散的一个方法是使用破裂终止(Crack-Stop)结构。上述破裂终止结构是一环绕在晶片的周边的金属墙(位于许多金属化层上的金属线与介层窗(Vias)的结合)。然而，破裂终止结构无法保证完全的免除。例如，大的破裂可具有充分的能量以剥离破裂终止结构，或突破破裂终止结构之中弱的点。 [0083] 在各种实施例中，本发明藉由在使用于切割过程的区域中引进额外的特征，以避免在晶圆切割过程中破裂的扩散。加入至切割区的额外的特征可能会妨碍对准标示侦测单元(Alignment Mark Detection Units)，其中对准标示侦测单元是用来将晶圆与切割工具正确地对准所需的。然而，在各种实施例中，本发明借着选择性地使用额外的特征来克服上述的限制，藉此在切割过程中最小化对准的误差。

[0084] 一切割道(Dicing Street)的结构性实施例是利用图1来加以描述，其中切割道是用来分离制造在半导体基材上的多个晶片。上述切割道的进一步的结构性实施例将以图2至图8来加以描述。设计切割道的方法将在图9及图10中加以描述。根据本发明的实施例的制造切割道的方法将利用图11来加以描述。

[0085] 图1(包含图1a至图1f)是根据本发明的一实施例的设置在半导体晶圆上多个晶片之间的切割道的示意图，其中个别的晶片已经制造于其上，但尚未切割。图1a是半导体晶圆被切割道分离为多个晶片的俯视图。图1b沿 图1a中1b-1b线的是一切割道附近的半导体的剖面视图。图1c至图1e是切割道中金属化层内的金属线由上向下俯视的剖面视图，其中图1c是沿着图1b中线1c-1c剖切的剖面视图，其绘示了包含有对准标示的金属层中的金属线，图1d是沿着图1b中线1d-1d剖切的剖面视图，其绘示了位于上述对准标示之上的金属层中的金属线，而图1e是沿着图1b中线1e-1e剖切的剖面视图，其绘示了位于上述对准标示之下的金属层中的金属线。图1f是沿图1a的1f-1f线的一切割道的半导体的剖面视图。

[0086] 图1a是半导体晶圆被切割道分离为多个晶片的俯视图，其中半导体晶圆包含设置在基材10之中的第一晶片1、第二晶片2、第三晶片3及第四晶片4。基材10包含形成每个半导体晶片的主动电路的主动装置。主动电路包含主动装置区且包含必要的晶体管、电阻、电容、电感器或其他用来形成集成电路的元件。例如，包含有晶体管(例如：互补式金属氧化物半导体(CMOS)晶体管)的主动区可藉由隔离区(例如：浅沟渠隔离区)与另一主动区分隔开。

[0087] 基材10上的每个晶片包含形成在主动装置区之上的金属化层，藉由此电性接触及连接主动装置。金属化层与主动装置区共同形成一完整功能的集成电路。换言之，第一晶片1、第二晶片2、第三晶片3及第四晶片4的电性功能是由互相内连接的主动电路所执行。

[0088] 第一晶片1、第二晶片2、第三晶片3及第四晶片4是由切割道11所分隔。切割道11包含切割用的对准标示21以及如用作测试与监视结构的其他结构。切割道11典型地约
10微米(μm)至约300微米宽。第一晶片1、第二晶片2、第三晶片3及第四晶片4是由破裂终止结构(未绘示)所环绕，其中破裂终止结构是用来防止破裂由切割道11扩散至第一晶片1、第二晶片2、第三晶片3及第四晶片4中。

[0089] 图1b是绘示图1a中的一部分晶圆15(椭圆)的垂直剖面视图(沿图1a的线1b-1b)。虽然只有位于第一晶片1及第二晶片2之间的切割道11绘示于图1b之中，在其他晶片之间(例如，介于第三晶片3及第四晶片4之间)的其他切割道是类似的。图1b绘示了第一晶片1及第二晶片2的边缘。上述第一晶片1及第二晶片2的边缘可包含如破裂终止结构(未绘示)的结构，以及如防湿层(Moisture Barrier)的其他结构。 [0090] 如图1b所示，后段工艺层20是设置在基材10之上。后段工艺层20包含金属层以及相应的介层窗层。金属线连接晶片上的各种主动装置，而介层窗连接不同的金属层。在各种实施例中，金属线及介层窗包含内金属核(Inner Metal Core)及外金属衬垫(Outer Metal Liner)。上述内金属核包含铜(Copper)，然而在特定实施例中，也可使用其他的金属。在特定实施例中，金属线包含钨(Tungsten)及/或铝(Aluminum)。上述外金属衬垫包含 如氮化钛(TiN)或氮化钽(TaN)的阻障金属(或任何其他适当的金属衬垫材料)。 [0091] 每个金属层包含内嵌于内层介电层41的金属线。后段工艺层20包含有内层介电层41其中的多层。内层介电层41包含低介电常数介电材料，例如选自于包含氟化硅酸盐玻璃(Fluorinated Silicate Glass；FSG)、碳掺杂玻璃(Carbon Doped Glass)、有机硅酸盐玻璃(Organo Silicate Glass；OSG)、氢掺杂玻璃(Hydrogen Doped Glass)、多孔(Porous)碳掺杂玻璃、多孔二氧化硅(Silicon Dioxide)、聚合性介电材料(PolymericDielectrics)、氟掺杂的非晶碳(F-Doped Amorphous Carbon)、如氢硅盐酸类(Hydrogen Silsesquioxane；HSQ)的以聚硅氧(Silicone)为基础的聚合性介电材料、及甲基硅氧烷(Methylsilsesquioxane；MSQ)的群组的材料。在特定实施例中，内层介电层
41包含如多孔硅酸盐玻璃、干凝胶(Xerogel)、气凝胶(Aerogel)、纳米丛集氧化硅(Nano Clustered Silica；NCS)、多孔有机硅酸盐玻璃、及多孔有机物(Organics)的超低介电常数的材料。在特定实施例中，内层介电层41的顶层包含如二氧化硅(SiO2)或氟化硅玻璃的较高介电常数介电材料。后段工艺层20中的内连线堆叠(Stack)可包含上述介电材料的任何组合。

[0092] 在各种实施例中，后段工艺层20包含有内层介电层41中由蚀刻终止衬垫(Etch Stop Liners)所分隔的多个层。虽然，蚀刻终止衬垫包含具有SiCHN的材料，然而，在其他实施例中，可采用其他氮化物(Nitrides)或其他适当的材料。蚀刻终止衬垫的例子包含如氮化硅(SiN)、氮氧化硅(Silicon Oxynitride；SiON)、碳化硅(SiC)或碳氮化硅(SiCN)的材料。

[0093] 在各种实施例中，后段工艺层20是由保护层(Passivation Layer)50所覆盖，且可包含用来接触上(Upper)金属化层的额外特征。例如，接触焊垫(Contact Pads)设置在保护层50中，藉此电性接触金属化层。在逻辑装置中，上述金属化层可包含铜或其他金属的许多层(例如9层或更多)。在存储装置中(例如动态随机存取存储器(DRAMs))，金属层的数目可较少，且其可包含铝金属线。

[0094] 上述切割道包含对准标示21。例如，在一实施例中，对准标示21是设置在第三金属层M3中。然而，在其他实施例中，对准标示21是设置在其他金属层中。对准标示是用来对准基材10(例如晶圆)与切割工具。干涉仪(Interferometer)可使用如对准标示21与做为本底(Background)基材10之间的对比差异来侦测对准标示21。

[0095] 在各种实施例中，切割道11也包含金属线。如图1b所示，设置在对准标示21上的金属层包含金属线，而直接设置在对准标示21下的金属层并未包含任何金属线。在特定的实施例中，位于对准标示21下的所有金属 层并未包含任何金属线。

[0096] 设置在对准标示21上的金属层中的金属线，在对准工艺中并不会大幅地产生错误的读取。相对地，设置在对准标示21下的金属层中的金属线，在对准工艺中会产生错误的读取。因此，在各种实施例中，本发明借由不包含直接位于对准标示下的金属层的金属线，来最小化对准基材时的错误。在各种实施例中，切割道上的后段工艺层20的机械特性借由包含位于对准标示21上的金属线而大幅地改善。当最小化未对准的错误时，可改善的机械强度最小化破裂的扩散或剥离。

[0097] 图1c至图1e是用以介绍金属线的切割道由上向下俯视的剖面视图。请参阅图1c所示，切割道11内的第三金属层M3包含对准标示21。对准标示21是设置在内层介电层41中。

[0098] 图1d是绘示直接位于对准标示21上的金属层(第四金属层M4)。设置在第一晶片1与第二晶片2之内的第四金属层M4包含第一金属图案42，而设置在切割道11之内的第四金属层M4包含第二金属图案43。第一金属图案42包含金属线、破裂终止或防湿层结构，其中上述金属线与主动装置及用来形成电容的金属线互相耦合。

[0099] 在各种实施例中，第一金属图案42和第二金属图案43包含相同的材料层。然而，第一金属图案42和第二金属图案43的形状与尺寸可互不相同。同样地，第二金属图案43的面密度(Areal Density)可不同于第一金属图案42的面密度。在一实施例中，第二金属图案43包含正方形的形状，而在其他实施例中，任何如圆的、椭圆的或矩形的适当形状均可使用。

[0100] 图1e是绘示直接位于对准标示21下的金属层(第二金属层M2)。设置在第一晶片1与第二晶片2之内的第二金属层M2包含第一金属图案42。与第四金属层M4不同的是，设置在切割道11之内的第二金属层M2并未包含任何金属图案。当对准基材10与切割工具时，对准标示下缺乏金属线可最小化光干涉杂讯(Photo Interference Noise)。 [0101] 图1f是绘示沿着切割道11的垂直剖面视图(沿图1a的线1f-1f)。如图1f所示，设置在对准标示21上的金属层包含金属线，而直接设置在对准标示21下的金属层并未包含任何金属线。在如图1f所示的实施例中，位于对准标示21下的所有金属层并未包含任何金属线。

[0102] 图2是根据本发明的一实施例的切割道中的金属层由上向下俯视的剖面视图，其中上述金属层系直接设置在包含有对准标示的一金属层上。

[0103] 在图2所绘示的实施例中，位于对准标示上的层包含受到最佳化以最小化破裂产生及/或扩散的金属图案。第二金属图案43的总表面积是由第二金属图案43的总数量以及每一第二金属图案43的表面积所决定。第二金属图案43之间的距离W以及第二金属图案43的总表面积决定金属密度 (Metal Density)(第二金属图案43的总表面积以及金属层的总表面积的比例)。当金属密度朝实质100％增加或朝约实质0％减少时，在切割过程中，形成微破裂及/或剥离的趋势增加。在各种实施例中，此金属密度是约20％至约50％，且在一实施例中，此金属密度约30％至约40％。请参阅图2所示，第二金属图案43是包含正方形的形状的金属线。

[0104] 图3(包含图3a至图3c)是根据本发明的实施例的位于对准标示上的金属化层的示意图。

[0105] 请参阅图3a所示，包含金属线的第二金属图案43是设置在对准标示上的层中。与先前实施例不同的是，此实施例中的第二金属图案43是包含设置在内层介电层41之内的矩形线。

[0106] 图3b是绘示另一实施例，其中第二金属图案43包含不同的形状，且以特定的方式间隔开。在一实施例中，如第二金属图案43的图案的矩形线是沿着切割道的周边设置，而较小的第二金属图案43是朝切割道的中央区域设置。图3c则是绘示又一实施例，其中线形的第二金属图案43是设置在中央，而较小的第二金属图案43是朝切割道的周边设置。图3b或图3c的实施例可依据实验来选择，且可根据内层介电层41和切割工具的型态来选择。
再者，后续的金属层可具有以不同方式配置的第二金属图案43。

[0107] 图4是根据本发明的一实施例的设置在对准标示上的金属图案是在金属层中交错(Staggered)的切割道的剖面视图。

[0108] 同样如图1b所示，后段工艺层20是设置在基材10之上。后段工艺层20包含金属层及相对应的介层窗层。对准标示21是设置在后段工艺层20之内。设置在上述对准标示21上的金属层包含金属线，而设置在上述对准标示21下的金属层并未包含任何金属线。 [0109] 请参阅图4所示，直接位在于任何金属层上的金属层与其下的金属层两者间是交错的。例如，相对于第五金属层M5中的第二金属图案43，第四金属层M4中的第二金属图案
43是以距离D(交错)做横向取代(Displaced)。相对于第五金属层M5中的第二金属图案
43，第六金属层M6中的第二金属图案43也以距离D做横向取代。因此，第六金属层M6中的第二金属图案43是设置在第四金属层M4中的第二金属图案43的正上方。同样地，第五金属层M5中的第二金属图案43是设置在第七金属层M7及第九金属层M9中的第二金属图案43的正下方。

[0110] 图5是对准标示设置在第五金属层M5中的另一实施例的示意图，其中对准标示21是设置在第五金属层M5中。在对准标示21上的金属层包含第二金属图案43。因此，第六金属层M6、第七金属层M7、第八金属层M8及第九金属层M9包含第二金属图案43。然而，在对准标示21下的金属层并未包含第二金属图案43。

[0111] 图6是对准标示设置在第五金属层M5中，至少部分在对准标示下的金属层包含第二金属图案的另一实施例的示意图，其中对准标示21是设置在第五金属层M5中，至少部分在对准标示21下的金属层包含第二金属图案43。如同先前实施例，对准标示21上的金属层包含第二金属图案43。因此，第六金属层M6、第七金属层M7、第八金属层M8及第九金属层M9包含第二金属图案43。然而，与先前实施例不同的是，部分在对准标示21下的金属层包含第二金属图案43。特别的是，直接位于对准标示21下的第四金属层M4并未包含第二金属图案43，而位于对准标示21更下方的金属层(例如第一金属层M1)包含第二金属图案43。因为直接位于对准标示下的金属层在对准工艺中引进最多的干涉杂讯，所以上述的结构是可行的。产生自较底下的金属层的杂讯随着远离对准标示21的距离的增加而减少。因此，最底下的金属层可包含第二金属图案43。

[0112] 图7(包含图7a至图7d)是本发明的对准标示形成在多层金属层中的一实施例的示意图。

[0113] 图7a是绘示包含设置在基材10(如图1a所示)中的第一晶片1、第二晶片2、第三晶片3及第四晶片4的半导体晶圆的俯视图。第一晶片1、第二晶片2、第三晶片3及第四晶片4是由切割道11所分隔，其中切割道11包含对准标示21。如图7a所示，对准标示21具有四个角落或边缘，当其中二个角落垂直于第一晶片1和第二晶片2的周边时，其中二边缘是平行于第一晶片1和第二晶片2的周边。沿着线7b-7b的切割道11的剖面视图绘示于图7b中。对准标示21包含第一对准标示21a、第二对准标示21b、第三对准标示21c、第四对准标示21d及第五对准标示21e。

[0114] 请参阅图7b所示，第一对准标示21a是设置在第三金属层M3中、第二对准标示21b是设置在第七金属层M7中、第三对准标示21c是设置在第九金属层M9中、第四对准标示21d是设置在第六金属层M6中、而第五对准标示21e是设置在第二金属层M2中。如图
7b所示，第二金属图案43是设置在对准标示21之上，但并未设置在对准标示21之下。再者，设置在较上层金属层的对准标示的部分是设置于中央，藉此使得设置在较下层金属层的第一对准标示的部分沿着边缘设置。例如，第三对准标示21c是朝着切割道11的内部区域，而第一对准标示21a及第五对准标示21e则沿着切割道11的边缘设置。 [0115] 因为较大的金属密度，设置在较低金属层的对准标示21(例如第一对准标示21a及第五对准标示21e)对于破裂扩散及引发(Initiation)提供较好的保护作用。设置在较高金属层的对准标示21(例如第三对准标示21c)对于破裂成核(Nucleation)或扩散提供极小的(Minimal)保护作用。在各种实施例中，对准标示较脆弱的(Weaker)部分是形成在切割道11的中央，而较 坚固的(Stronger)部分是形成在切割道11的角落。 [0116] 图7c是绘示图7b所示的对准标示的另一实施例。然而，与先前实施例不同的是，部分对准标示底下的至少部分较低金属层包含第二金属图案43。在这一实施例中，对每个对准标示来说，仅有少数位于其下方的金属层为空的。例如，在图7c中，对第三对准标示
21c来说，当第一金属层M1、第二金属层M2与第三金属层M3包含有第二金属图案43时，在第四金属层M4、第五四金属层M5、第六金属层M6、第七金属层M7与第八金属层M8中的较低金属层部分并未包含第二金属图案43。在此一实施例中，显示有五个对准标示，而在不同的实施例中，可使用更多或更少的对准标示。再者，在特定的实施例中，所有的对准标示可不共有相同的剖视平面。

[0117] 图7d是绘示根据本发明的一实施例的包含有设置在多层金属层中的对准标示的切割道的俯视图。如图7d所示，切割道11(沿着图7a的线7b-7b)包含分别位于第一金属层、第二金属层、第三金属层、第四金属层、第五金属层、第六金属层、第七金属层、第八金属层、第九金属层及第十金属层中的第一对准标示A1、第二对准标示A2、第三对准标示A3、第四对准标示A4、第五对准标示A5、第六对准标示A6、第七对准标示A7、第八对准标示A8、第九对准标示A9、第十对准标示A10。第一至第十对准标示A1至A10是以如先前实施例的方式加以形成。因此，当第十对准标示A10具有十个对准标示中最低的金属密度时，第一对准标示A1具有最高的金属密度。

[0118] 如图7d所示，第一对准标示A1和第二对准标示A2是沿着切割道11的边缘设置，而第八对准标示A8、第九对准标示A9和第十对准标示A10则设置在中央。因此，当第二金属图案43密度较高的对准标示沿着切割道11的角落设置时，第二金属图案43密度较低的对准标示是设置在中央。

[0119] 图8(包含图8a至图8d)是本发明的对准标示系形成在多层金属层中的另一实施例的示意图。

[0120] 图8a是绘示与图7a所示完全相同的半导体晶圆的俯视图，并绘示如图8b及图8c中所示的剖面的切割线8b-8b(也可称为线8b-8b)。此一实施例是类似于先前的实施例，除了对准标示21的多层金属层形成与切割道11互相垂直。请参阅图8b的剖面视图，第一对准标示21a是设置在第三金属层M3中、第二对准标示21b是设置在第七金属层M7中、第三对准标示21c 是设置在第九金属层M9中、第四对准标示21d是设置在第六金属层M6中、而第五对准标示21e是设置在第二金属层M2中。如图8b所示，第二金属图案43是设置在对准标示21之上，但并未设置在对准标示21之下。

[0121] 图8c是绘示图8b所示的对准标示的另一实施例。如图7c中的先前实施例，部分对准标示底下的至少部分较低金属层包含第二金属图案43。

[0122] 图8d是绘示根据本发明的一实施例的包含有设置在多层金属层中的对 准标示的切割道的俯视图。如图8d所示，在垂直于切割道的方向(沿着图8a的线8b-8b)的切割道11包含分别位于第一金属层、第二金属层、第三金属层、第四金属层、第五四金属层、第六金属层、第七金属层、第八金属层、第九金属层及第十金属层中的第一对准标示A1、第二对准标示A2、第三对准标示A3、第四对准标示A4、第五对准标示A5、第六对准标示A6、第七对准标示A7、第八对准标示A8、第九对准标示A9、第十对准标示A10。第一至第十对准标示A1至A10是以如先前实施例的方式加以形成。因此，当第十对准标示A10具有十个对准标示中最低的金属密度时，第一对准标示A1具有最高的金属密度。

[0123] 如图8d所示，第一对准标示A1和第二对准标示A2是沿着切割道11的边缘设置，而第八对准标示A8、第九对准标示A9和第十对准标示A10则设置在中央。因此，当第二金属图案43密度较高的对准标示沿着切割道11的边缘设置时，第二金属图案43密度较低的对准标示是设置在中央。

[0124] 图9是根据本发明实施例设计具有第二金属图案的切割道的方法的流程图。图10(包含图10a至图10c)是根据本发明图9所示的实施例的切割道的在设计工艺中的剖面视图。

[0125] 请参阅图9所示，设计对准标示于第n个金属层Mn中(步骤210)。将第二金属图案43加入至第n个金属层Mn上的所有金属层(步骤212)。在此一设计阶段后，切割道11是如图10a所示。接着，将第二金属图案43加入至所有金属层(步骤213，参见图10b)。
测量(或模拟)干扰信号(Interference Signal)，以侦测来自于设置在对准标示21下的金属层中的第二金属图案43的杂讯位准(Noise Level)(步骤215)，其中杂讯亦即以上所述的光干涉杂讯。假如杂讯位准是可接受的(步骤216)，设计即完成(步骤218)。假如杂讯位准是不可接受的(步骤216)，从对准标示下的最上层金属层移除第二金属图案43(步骤217，参见图10c)。测量相对应的结构的杂讯位准(步骤215)。上述程序反复地持续至达到可接受的杂讯位准为止。

[0126] 在另一实施例中，在将第二金属图案43加入至第n个金属层Mn上的所有金属层(参见图10a)后，第二金属图案43加入至最低的金属层(例如第一金属层M1)。测量上述结构的杂讯位准。假如杂讯位准并未超过可接受的杂讯位准，第二金属图案43加入至下一个有效的最低金属层(例如第二金属层M2)。假如杂讯位准超过可接受的杂讯位准，从对准标示底下最高的金属层中移除第二金属图案43，则设计即完成。

[0127] 图11(包含图11a至图11c)是根据本发明的一实施例的制造具有多个晶片之基材的方法的示意图。

[0128] 请参阅图11a所示，基材10包含形成第一晶片1的第一部分，及形成切割道11的第二部分。请参阅图11a所示，基材10包含主体单晶硅硅基 材(Bulk Mono-Crystalline Silicon Substrate)(或成长于其上的一层，也或形成于其中的其他型式)、绝缘体上覆硅(Silicon-On-Insulator；SOI)晶圆的一层、或绝缘体上覆锗(Germanium-On-Insulator；GeOI)晶圆的一层。在其他实施例中，其他如硅锗、锗、砷化镓(Gallium Arsenide)、砷化铟(Indium Arsenide)、砷化铟镓(Indium Gallium Arsenide)、锑化铟(Indium Antimonide)或其他半导体可使用于晶圆中。

[0129] 隔离区114是使用传统技术形成于基材10之中。请参阅图11a所示，主动装置区111是形成于一区域中，其中上述区域用以在前端工艺中形成第一晶片1于基材10的顶面。主动装置区111或主动电路(Circuitry)可包含晶体管、电阻、电容、电感或其他用来形成集成电路的元件。例如，在一实施例中，主动区包含晶体管113(例如互补式金属氧化物半导体晶体管)，其中晶体管113包含栅极线112，且藉由隔离区114(例如浅沟槽隔离(Shallow Trench Isolation))与另一晶体管分隔开。在另一实施例中，主动装置区111包含双极性(Bipolar)晶体管。

[0130] 请参阅图11b所示，第一绝缘材料层121形成于基材10之上。在沉积第一绝缘材料层121之前，蚀刻终止衬垫选择性地沉积在基材10之上，藉此在接触窗插塞(Contact Plug)形成的同时保护底下的基材。例如，沉积一氮化物(Nitride)膜(例如氮化硅(Silicon Nitride))做为一蚀刻终止衬垫。

[0131] 第一绝缘材料层121包含典型地使用于半导体工艺中做为内层介电层的绝缘材料，例如二氧化硅、四乙基正硅酸盐(Tetra ethyl orthosilicate；TEOS)、氟化四乙基正硅酸盐(fluorinated TEOS；FTEOS)、掺杂的玻璃(硼磷掺杂硅玻璃(BPSG)、磷掺杂硅玻璃(PSG)、硼掺杂硅玻璃(BSG))、有机硅酸盐玻璃、氟化硅酸盐玻璃、及旋覆玻璃层(Spin-On Glass；SOG)氮化硅或氮氧化硅。第一绝缘材料层121也可包含适当低介电常数或超低介电常数的材料。在一实施例中，第一绝缘材料层121可包含约为500纳米(nm)或更小的厚度。

[0132] 接触窗插塞122是形成在第一绝缘材料层121之内，用以耦合晶体管113至其他装置或外部的接触点。第二绝缘材料层131接着沉积在第一绝缘材料层121之上。第二绝缘材料层131包含具有3.6或更小的介电常数的低介电常数介电材料，且可加热至如摄氏400度以移除溶剂。第二绝缘材料层131经由微影(例如以一遮罩)而图案化。光阻沉积在第二绝缘材料层131之上，且将部分光阻曝光、显影及移除，留下金属线的图案。移除已曝光的第二绝缘材料层131以在第二绝缘材料层131中形成一开口。

[0133] 以导电材料填充上述开口，例如，使用电镀填充工艺(E1ectroplatedFill Process)形成一第一金属层M1，其中第一金属层M1具有存在第二绝 缘材料层131内的一部分，以及存在第一绝缘材料层121上的一部分。借着填充第二绝缘材料层131中的开口，将第一金属图案42形成于第一金属层M1(也可称之为第一金属线层)中。基于切割道区域的设计(例如，如图9所示)，也可借着填充第二绝缘材料层131中的开口，将第二金属图案43形成于第一金属线层M1中。特别是，第一金属图案42是形成在第一晶片1的区域中，而第二金属图案43是形成在切割道11的区域中。在各种实施例中，导电材料包含铜、铝、其他金属或上述材料的组合。

[0134] 在沉积导电材料之前，使用共形沉积工艺(Conformal DepositionProcess)选择性地沉积导电衬垫(Conductive Liner)，沿着第二绝缘材料层131的开口的内侧壁留下共形衬垫或扩散阻障(Diffusion Barrier)。在一实施例中，导电衬垫包含以等离子体气相沉积法(Plasma VaporDeposition；PVD)沉积的氮化钽(Tantalum Nitride)。此外，上述导电衬垫可包含氮化钛(Titanium Nitride)、氮化钨(Tungsten Nitride)、耐火(Refractory)金属或如使用化学气相沉积(CVD)、等离子体气相沉积工艺或无电电镀(Electro-Less Plating)共形地沉积的其他阻障层。上述导电衬垫可包含材料的双层(Bi-Layer)结构，其中材料的双层结构包含如一阻障层与一共形晶种(Seed)层，晶种层包含铜、铝、其他金属或上述材料的组合。上述晶种层可使用如化学气相沉积加以沉积。

[0135] 第三绝缘材料层141是沉积在第二绝缘材料层131之上。图案化及蚀刻第一晶片1的区域中的第三绝缘材料层141以产生介层窗通孔(Holes)。在特定的实施例中，切割道
11的区域中的第三绝缘材料层141并未被图案化以产生介层窗通孔。形成在第一晶片1的区域中的介层窗通孔是填充如铜的其他导电材料，藉此形成包含介层窗142的第一介层窗层V1。

[0136] 同样地，借着重复上述工艺形成更多的金属层及介层窗层于第一介层窗层V1之上，藉此形成金属线及介层窗。例如，在图11b中，形成包含有第二金属层M2、第二介层窗层V2、第三金属层M3、第三介层窗层V3及第四金属层M4的第四绝缘材料层151、第五绝缘材料层161、第六绝缘材料层171、第七绝缘材料层181、与第八绝缘材料层191。 [0137] 如图11b所示，对准标示21形成在其中一金属层中。在一实施例中，对准标示21是形成在第三金属层中。因此，并无第二金属图案43形成于切割道11的第二金属层M2中，而第四金属层M4包含第二金属图案43。

[0138] 如紧接着的图11c所示，形成后续的金属层。例如，顶部的金属层M5形成于设置在第九绝缘材料层201之上的第十绝缘材料层211之中，其中第九绝缘材料层201中包含有第四介层窗层V4。保护层50是沉积在最后的金属线(顶部的金属层M5)之上。保护层50包含氧化物层或氧化物/氮化物层堆叠(Stack)。在特定的实施例中，保护层50包含具有聚酰亚胺 (Polyimide)、光酰亚胺(Photoimide)、苯并环丁烯(BCB)或其他有机聚合物(Polymers)的氮化硅、氮氧化硅、氟化四乙基正硅酸盐、SiCOH或上述材料的组合。 [0139] 在所有的前端及后端工艺后，将基材10架设在切割胶带或挟持器(Holder)上，藉此在后续切割中支撑基材10。切割机(Dicer)(未绘示)是使用对准标示21与切割道11对准。当第二金属图案43并未形成在对准标示21之下的时候，产生极小的杂讯，最小化对准的错误。对准标示21上的第二金属图案43的出现减少破裂的产生。切割机切穿后段工艺层20及基材10。在切割工艺后产生个别的晶粒。在各种实施例中，切割是以机械锯切(Mechanical Sawing)、割线(Scribing)后分开(Breaking)、或激光切割加以进行。上述晶粒是以晶粒处理设备(如晶粒接合器(Bonder)或晶粒分类器(Sorter))从切割胶带上萃取出来，形成个别晶片。

[0140] 紧接在切割工艺之后，将个别晶片封装成随后适合用来制造如电脑等电子装置的封装体(Packages)。晶片整合至导线架(Lead-Frame)封装体中、直接设置在个人电脑基板的基材上或使用焊接凸块(Solder Bumping)技术加以封装。

[0141] 以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。