位线预处理存储装置及方法

摘要

本发明公开了一种位线预处理存储装置及方法；包括至少两条位线，以及与位线相连接的存储单元，一个P型MOS晶体管和一个N型MOS晶体管；所述的P型MOS晶体管的源极和漏极分别与两条位线连接；所述的N型MOS晶体管的源极和漏极分别与两条位线连接；所述的P型MOS晶体管和N型MOS晶体管形成一个传输门将两条位线连接起来平衡位线间的电位；位线在非读写状态下浮空。本发明可以有效降低整个静态随机存储器静态的漏电，有效降低整个静态随机存储器总体动态电流，大幅减少存储器的功耗。

权利要求

1.一种位线预处理存储装置；包括至少两条位线，以及与位线相连接的存储单元，其特征在于，每两条位线之间连接一个P型MOS晶体管和一个N型MOS晶体管；

所述的P型MOS晶体管的源极和漏极分别与两条位线连接；

所述的N型MOS晶体管的源极和漏极分别与两条位线连接；

所述的P型MOS晶体管和N型MOS晶体管形成一个传输门将两条位线连接起来平衡位线间的电位；

位线在非读写状态下浮空。

2.如权利要求1所述的位线预处理存储装置；其特征在于，相邻两个存储单元的位线之间至少存在一根地线或电源线，该地线或电源线所用的金属层和走线方向和位线一致。

3.如权利要求1所述的位线预处理存储装置的工作方法；其特征在于，进行读动作时，包括以下步骤：每一对位线之间的传输门开启，保持两根位线的电压完全一致；

读动作开始后，所有位线对之间的传输门关闭，选中的字线开启，每一个位线对中的两根位线各自从相同的初始电压沿相反的方向跟随存储单元内的存储值变化，逐步产生电压差；

位线对上的电压差由对应的存储单元的存储值所决定；

对于被选中的位线对或存储单元，所述电压差输入到灵敏放大器来进行放大，从而得到所需要读取的值。

4.如权利要求1所述的位线预处理存储装置的工作方法；其特征在于，进行写动作时，包括以下步骤：每一对位线之间的传输门开启，保持两根位线的电压完全一致；

写动作开始后所有位线对之间的传输门关闭，选中的字线开启；

被选中的一对位线被外部写电路分别充放电至电源电压和地，从而写入值到存储单元。

说明书

位线预处理存储装置及方法

技术领域

[0001] 本发明涉及一种半导体器件及其工作方法，具体涉及一种存储器装置及其工作方法。

背景技术

[0002] 目前，各类静态随机存储器绝大部分采用一种典型的位线预充电电路来将处于非读写状态的位线充电至一个特定电位，一般都是充电至电源电压。如图1所示，两个P型MOS晶体管(图1所示M16和M63)将该对位线预充电至电源电压，而另一个P型MOS晶体管(图1所示M17)则将两根位线相连，保持预充电电位一致。由于是预充电到高电压，因此只需要一个P型MOS晶体管即可。

[0003] 如图2所示，其中箭头虚线显示了这种预充电电路的静态漏电通路。一般通过预充电电路漏掉的电流要占到整个静态随机存储器静态漏电的40％～65％之间，其余的静态漏电则主要由存储单元内部器件所产生。如果能将传统预充电电路的静态漏电通路去除，则至少可以降低整个静态随机存储器静态40％～65％的漏电。

[0004] 其次，考虑到这种预充电电路所带来的动态电流。图3所示的是一个采用这种预充电电路的静态存储单元阵列。读写动作时某根字线被选中开启，例如图3中的WL0。此时和WL0相连的所有存储单元都开启，所有的位线已经被预充电至电源电压，并有一半的位线被开启的存储单元向地放电，假定这一半的位线电压被放电至1/2电源电压。则每次读写完成后进入预充电阶段又要将这一半的位线再次充电至电源电压。如此往复，每个读写周期内都要对整个阵列中一半的位线进行一次充放电的循环。

[0005] 此外，每一对位线都占用一个如图1所示的预充电电路，控制该预充电的电流损耗也颇为可观。以往设计经验和测试结果表明，存储单元阵列读写周期内对位线的循环充放电占静态随机存储器总体动态电流的60％～90％。存储单元阵列容量越大，则其中的位线个数越多，每根位线的长度越长，上述对位线的循环充放电所占的整体动态电流比例就越高。对这部分的充放电电流进行优化，可有效降低整个静态随机存储器总体动态电流。

发明内容

[0006] 本发明所要解决的技术问题是提供一种降低动态电流和降低漏电的电路，应用于静态随机存储器中，以降低该静态随机存储器的总体动态电流功耗和静态漏电流功耗。

[0007] 为了解决以上技术问题，本发明提供了一种位线预处理存储装置；包括至少两条位线，以及与位线相连接的存储单元，一个P型MOS晶体管和一个N型MOS晶体管；所述的P型MOS晶体管的源极和漏极分别与两条位线连接；所述的N型MOS晶体管的源极和漏极分别与两条位线连接；所述的P型MOS晶体管和N型MOS晶体管形成一个传输门将两条位线连接起来平衡位线间的电位；位线在非读写状态下浮空。

[0008] 本发明的有益效果在于：可以有效降低整个静态随机存储器静态的漏电，有效降低整个静态随机存储器总体动态电流，大幅减少存储器的功耗。

[0009] 本发明还提供了上述位线预处理存储装置的工作方法：

[0010] 进行读动作时，包括以下步骤：

[0011] 每一对位线之间的传输门开启，保持两根位线的电压完全一致；

[0012] 读动作开始后，所有位线对之间的传输门关闭，选中的字线开启，每一个位线对中的两根位线各自从相同的初始电压沿相反的方向跟随存储单元内的存储值变化，逐步产生电压差；

[0013] 位线对上的电压差是由对应的存储单元所决定；

[0014] 对于被选中的位线对或存储单元，该电压差将被输入灵敏放大器来放大这个电压差，从而得到所需要读取的值。

[0015] 进行写动作时，包括以下步骤：

[0016] 每一对位线之间的传输门开启，保持两根位线的电压完全一致；

[0017] 写动作开始后所有位线对之间的传输门关闭，选中的字线开启；

[0018] 被选中的位线则被外部写电路分别充放电至电源电压和地，从而写入值到存储单元。

附图说明

[0019] 下面结合附图和具体实施方式对本发明作进一步详细说明。

[0020] 图1是现有位线预充电电路结构示意图；

[0021] 图2是现有位线预充电电路结构的静态漏电示意图；

[0022] 图3是现有位线预充电电路结构的存储单元阵列示意图；

[0023] 图4是本发明实施例所述位线预充电电路结构示意图；

[0024] 图5是本发明实施例所述位线预充电电路与存储单元的示意图；

[0025] 图6是本发明实施例所述位线预充电电路结构的存储单元阵列示意图。

具体实施方式

[0026] 本发明所述的应用于静态随机存储器中位线预处理存储装置，不存在3个P型MOS晶体管用作预充电的电路。如图4所示，本发明所述的位线预处理存储装置利用一个P型MOS和一个N型MOS晶体管组成的传输门来平衡位线间的电位。如图5所示，位线在非读写状态下不被预充电到固定的电压值，而是浮空，位线BL和BL_悬浮，可以是任何电压值。并通过开启的传输门平衡该对位线之间的电位，使之相等，而该电压值可以是0V到电源电压之间的任何一个电位，这取决于位线上初始电位值和位线上的电容总值。

[0027] 如图6所示，当一个存储单元被选中并进行读动作时，对应的一对位线的传输门关闭，并各自从相同的初始电压沿相反的方向跟随存储单元内的存储值变化，逐步产生电压差，该电压差输入到灵敏放大器后将被放大到电源电压(对应存储单元为逻辑1)或地(对应存储单元为逻辑0)。

[0028] 如图5所示，当一个存储单元未选中但其字线打开时，对应的一对位线的传输门关闭，并各自从相同的初始电压沿相反的方向跟随存储单元内的存储值变化，逐步产生电压差，该电压差被用以维持存储单元不被误改写。这时需要对存储单元的版图作一定调整，使得相邻两个存储单元的位线之间至少存在一根地线或电源线，并且该地线或电源线所用的金属层和走线方向必须和位线一致。

[0029] 图4显示了本发明中位线的预处理电路。其与传统预充电电路的不同点在于：1)去除了两个将位线预充电到固定电平的P型MOS晶体管；2)两根位线之间采用由一个P型MOS晶体管和一个N型晶体管组成的传输门来代替原来一个单一的P型MOS晶体管。

[0030] 降低动态电流功耗和静态漏电功耗的关键点即在于第一个不同点。将预充电电路去除后静态和动态功耗的源将不复存在，从源头上抑制了静态和动态电流的补充，达到降低功耗的目的。去除预充电电路后在非读写时间段，所有的位线都处于悬浮状态，其上的电压值可以是0到电源电压之间的任意值。为了保持每一对位线之间的电压在非读写时间段内完全一致，需要采用由一个P型MOS晶体管和一个N型晶体管组成的传输门来代替原来一个单一的P型MOS晶体管，并在非读写时间段内该传输门保持开启状态，保证两根位线电压一致。

[0031] 采用本发明位线预处理存储装置的静态随机存储器的读写动作如下所述：

[0032] 读动作：

[0033] 未开始读动作之前的预处理阶段，每一对位线之间的传输门开启，保持两根位线的电压完全一致；

[0034] 读动作开始后所有位线对之间的传输门关闭，选中的字线开启，每一个位线对中的两根位线各自从相同的初始电压沿相反的方向跟随存储单元内的存储值变化，逐步产生电压差；位线对上的微弱电压差是由对应的存储单元所决定，其方向和存储单元中存储值一致，对于大多数未被选中的位线对或存储单元而言，可以维持未选中存储单元中的值不被误改写；对于被选中的位线对或存储单元而言，该微弱电压差将被输入灵敏放大器来放大这个电压差，从而得到所需要读取的值；如附图6所示BL1从初始电压值向地放电，BL1_则从初始电压值往电源电压充电；该电压差被灵敏放大器放大后读出数值为‘0’，与存储单元值一致。字线WL0开启后，位线BL1跟随存储单元值‘0’从原来的初始电压向0V下降；位线BL1_跟随存储单元值‘1’从原来的初始电压向VDD上升。

[0035] 写动作：

[0036] 未开始写动作之前的预处理阶段，每一对位线之间的传输门开启，保持两根位线的电压完全一致；

[0037] 写动作开始后所有位线对之间的传输门关闭，选中的字线开启，未被选中的大多数位线对的动作如前所述；被选中的位线则被外部写电路分别充放电至电源电压和地。

[0038] 对于本发明所述的预处理电路还可以采用以下几项改进：

[0039] 对存储单元电路和版图适当调整，在不影响正常写动作的情况下加大静态噪声容限。此项措施将可有效改善位线之间的噪声对存储单元的影响。

[0040] 对存储单元的版图作一定调整，使得相邻两个存储单元的位线之间至少存在一根地线或电源线，并且该地线或电源线所用的金属层和走线方向必须和位线一致。例如，位线采用第二层金属线走竖直方向，则间隔的地线或电源线也必须采用第二层金属线走竖直方向。这种做法使得相邻存储单元位线之间的噪声源几乎被间隔的地线或电源线彻底屏蔽掉，可以最大限度的去除噪声源，提高稳定度；该种类型的存储单元版图是应用本发明于实际静态随机存储器电路设计中的必要基础。

[0041] 采用的灵敏放大器需要考虑其直流工作点电压范围尽可能大，另外可采用一些辅助电路来对位线上传递下来的直流电压作一定的调整：在保持位线上原有电压差的前提下，将输入到灵敏放大器差分输入端的位线直流电位调整到灵敏放大器的直流工作点电压范围内。

[0042] 在0.18微米BCD工艺平台上采用传统预充电电路和本发明的预处理电路分别实现两个512K比特位的存储器单元阵列(附图3所示的是采用传统预充电电路的阵列，附图6所示的是采用本发明预处理电路的阵列)。每根字线上有1024个存储单元，对应1024对位线，一共512根字线，即每根位线上挂有512个存储单元，对应512根字线。这是一个纯粹的存储单元阵列，除了存储单元以外，只有附图3中所示的每对位线上的预充电电路和附图6所示的每对位线上的预处理电路。以200兆赫兹的频率对512根字线中的某一根字线进行周期性开启和关闭动作，仿真结果得到的电源动态平均电流分别如下：采用传统预充电电路的存储单元阵列：25.05毫安；采用本发明预处理电路的存储单元阵列：14.04毫安。

[0043] 仿真结果表明采用本发明预处理电路的存储单元阵列的动态平均电流比采用传统预充电电路的存储单元阵列下降了44％；通常存储单元阵列所消耗的动态电流要占到整个静态随机存储器动态电流的80％以上，则上述例子将会使得采用本发明预处理电路的静态随机存储器的动态电流下降达35.2％之多。

[0044] 本发明并不限于上文讨论的实施方式。以上对具体实施方式的描述旨在于为了描述和说明本发明涉及的技术方案。基于本发明启示的显而易见的变换或替代也应当被认为落入本发明的保护范围。以上的具体实施方式用来揭示本发明的最佳实施方法，以使得本领域的普通技术人员能够应用本发明的多种实施方式以及多种替代方式来达到本发明的目的。