一种自对准的U型凹槽制造方法

摘要

本发明属于半导体芯片技术领域，具体为一种自对准的U型沟槽制造方法。包括：以氧化硅为掩膜刻蚀半导体衬底；形成氮化硅侧墙；在暴露的半导体衬底上生长氧化硅；剥除氮化硅侧墙；以氧化硅为掩膜刻蚀暴露出的半导体衬底形成器件的U型沟槽。本发明采用自对准的技术来制造U形沟槽，可以降低图形的对准失配，提高产品的制造良率，特别适用于隧穿晶体管的制造。

权利要求

1.一种自对准的U型沟槽制造方法，具体步骤包括：提供一个半导体衬底；

在所述半导体衬底上氧化形成第一层氧化硅薄膜；

刻蚀部分所述第一层氧化硅薄膜暴露出半导体衬底,并继续刻蚀暴露出的半导体衬底；

淀积一层氮化硅薄膜；

刻蚀所述的氮化硅薄膜形成氮化硅侧墙,并暴露出半导体衬底；

进行氧化,在所述的暴露的半导体衬底上氧化形成第二层氧化硅薄膜；

去除所述的氮化硅侧墙；

然后以第一层和第二层氧化硅薄膜为掩膜，采用各向同性的刻蚀技术刻蚀暴露出的半导体衬底，接着使用各向异性的刻蚀技术继续刻蚀暴露出的半导体衬底形成器件的U型沟槽。

2.根据权利要求1所述的制造方法，其特征在于，所述的第一层、第二层氧化硅，厚度分别为20-100纳米。

3.根据权利要求1所述的制造方法，其特征在于，所述的氮化硅薄膜厚度为10-200纳米。

说明书

一种自对准的U型凹槽制造方法

技术领域

[0001] 本发明属于半导体芯片技术领域，具体涉及一种U型沟槽的制造方法，特别涉及一种自对准的U型沟槽的制造方法。

背景技术

[0002] 随着半导体集成电路技术的发展，金属-氧化物-硅场效应晶体管（MOSFET）的尺寸越来越小，单位阵列上的晶体管密度也越来越高，随之而来的短沟道效应也愈加明显。如何降低便携设备的功耗，成了半导体技术领域的一个研究热点。如今的集成电路器件技术节点已经处于45纳米以下，MOSFET源漏极之间的漏电流，随着沟道长度的缩小而迅速上升。特别是当沟道长度下降到30纳米以下时，有必要使用新型的器件以获得较小的漏电流，从而降低芯片功耗。

[0003] 采用U型沟道结构可以有效地延长晶体管的沟道长度，从而可以抑制晶体管中漏电流的产生。传统的器件中U型沟槽的制造方法为：首先，在提供的半导体衬底101上氧化形成一层氧化硅薄膜102，然后在氧化硅薄膜102上形成一层带有图形的光刻胶103，如图1所示。接下来，刻蚀氧化硅薄膜102和半导体衬底101形成器件的U型沟槽104，如图2所示。

[0004] 如上所述，在制造器件的U形沟槽时，会形成一层带有图形的光刻胶，这样就会引入图形的对准失配（misalignment），从而使产品的制造良率降低。

发明内容

[0005] 针对上述问题，本发明的目的在于提出一种新的U型沟槽的制造方法，使用该制造技术制造器件的U型沟槽时，可以降低图形的对准失配，提高产品的制造良率。

[0006] 本发明提出的自对准的U型沟槽的制造方法，具体步骤包括：

[0007] 提供一个半导体衬底；

[0008] 在所述半导体衬底上氧化形成第一层氧化硅薄膜；

[0009] 在所述第一层氧化硅薄膜上形成一层带有图形的光刻胶；

[0010] 刻蚀所述第一层氧化硅薄膜暴露出半导体衬底；

[0011] 继续刻蚀暴露出的半导体衬底；

[0012] 剥除剩余的光刻胶；

[0013] 形成第一层氮化硅薄膜；

[0014] 刻蚀所述氮化硅薄膜形成侧墙；

[0015] 进行氧化,在暴露的半导体衬底上氧化形成氧化硅薄膜,同时氮化硅没有被氧化；

[0016] 刻蚀去除所述的氮化硅侧墙；

[0017] 以第一层与第二层氧化硅薄膜为掩膜，使用各向同性的刻蚀技术刻蚀暴露出的半导体衬底；

[0018] 继续使用各向异性的刻蚀技术刻蚀暴露的半导体衬底形成器件的U型沟槽。

[0019] 进一步地，所述的第一层、第二层氧化硅薄膜厚度范围为20-100纳米。所述的第一层氮化硅薄膜厚度范围为10-200纳米。

[0020] 本发明所提供的U型沟槽的制造技术，使用氮化硅侧墙作为形成牺牲层自对准地形成刻蚀器件U型沟槽的硬质掩膜，从而采用自对准的技术来制造器件的U形沟槽.这样可以降低图形的对准失配，从而提高产品的制造良率，特别适用于隧穿晶体管等集成电路芯片的制造。

附图说明

[0021] 图1至图2为现有技术的U型沟槽的制造工艺流程图。

[0022] 图3至图5为本发明提供的U型沟槽的制造工艺流程图。

[0023] 图6至图12为采用本发明提供的U型沟槽的制造技术来制造U型沟道的隧穿晶体管的制造工艺流程图。

具体实施方式

[0024] 下面将参照附图对本发明的示例性实施方式作详细说明。在图中，为了方便说明，放大了层和区域的厚度，所示大小并不代表实际尺寸。参考图是本发明的理想化实施例的示意图，本发明所示的实施例不应该被认为仅限于图中所示区域的特定形状，而是包括所得到的形状，比如制造引起的偏差。同时在下面的描述中，所使用的术语衬底可以理解为包括正在工艺加工中的半导体衬底，可能包括在其上所制备的其它薄膜层。

[0025] 首先，通过干氧氧化工艺，在提供的半导体衬底201上生长一层氧化硅薄膜202，接着在氧化硅薄膜202上形成一层带有图形的光刻胶203，然后依次刻蚀氧化硅薄膜202和半导体衬底201形成如图3所示的结构。

[0026] 接下来，剥除光刻胶203，然后淀积一层氮化硅薄膜，并对该氮化硅薄膜进行回刻形成氮化硅侧墙204，然后在暴露的衬底201表面继续氧化生长氧化硅薄膜205，如图4所示。在该步氧化过程中，由于氮化硅薄膜难以被氧化，所以氮化硅侧墙204上的氧化硅薄膜非常薄。

[0027] 氧化硅薄膜205形成以后，剥除氮化硅侧墙204，然后以氧化硅薄膜202和氧化硅薄膜205为掩膜，采用各向同性的刻蚀技术刻蚀暴露出的半导体衬底，接着使用各向异性的刻蚀技术继续刻蚀暴露出的半导体衬底形成器件的U型沟槽206，如图5所示。

[0028] 本发明所提供的U型沟槽的制造技术可以广泛应用于隧穿晶体管等集成电路芯片的制造中，以下所描述的是采用本发明提供的U型沟槽的制造技术来制造一种U型沟道的隧穿晶体管的实施例制造工艺流程。

[0029] 尽管这些图并不是完全准确的反映本器件实际的尺寸，它们还是完整的反映了区域和各个部分之间的相互位置，特别是组成部分之间的上下和相邻关系。

[0030] 首先，在提供的轻掺杂p型的硅衬底301上进行n型离子注入形成n型掺杂区302，n型掺杂区302的深度比如为200纳米，如图6所示。

[0031] n型掺杂区302形成以后，通过干氧氧化工艺在硅衬底301上生长一层100纳米的氧化硅薄膜304，接着在氧化硅薄膜304上形成一层带有图形的光刻胶305，然后刻蚀氧化硅薄膜304，并继续刻蚀暴露出的硅衬底301，此时硅衬底的刻蚀深度应不小于200纳米以使部分n型掺杂区302在纵向上被刻蚀掉，如图7所示，剩余的部分n型掺杂区将被作为器件的一个漏区303。

[0032] 接下来，剥除光刻胶305，接着淀积一层100纳米左右氮化硅材料，并对该氮化硅层进行回刻形成氮化硅侧墙306，然后通过离子注入工艺或者扩散工艺形成器件的p型源区307，如图8所示。

[0033] 接下来，利用干氧氧化工艺在硅衬底中p型源区307的表面生长氧化硅薄膜308，并通过扩散工艺使n型源区在纵向上扩展，如图9所示。

[0034] 接下来，剥除氮化硅侧墙306，并以氧化硅薄膜304和氧化硅薄膜308为掩膜，使用各向同性的刻蚀技术刻蚀暴露出的硅衬底，接着使用各向异性的刻蚀技术继续刻蚀暴露出的硅衬底形成器件U型沟槽309，如图10所示。

[0035] U型沟槽309形成后，在沟槽的表面淀积一层高介电常数介质310，比如为氧化铪，再淀积一层金属311，比如TaN，再淀积一层光刻胶，然后通过掩膜、曝光、刻蚀形成器件的栅极，剥离光刻胶后的结构如图11所示。高介电常数介质310的厚度为几个纳米到十几个纳米，目的是减小漏电流。

[0036] 最后，淀积一绝缘层312，绝缘材料可以为氧化硅或为氮化硅，再淀积一层光刻胶，然后通过掩膜、曝光、刻蚀的方法形成通孔，剥除光刻胶后再淀积一层金属，可以为铝或为钨，然后刻蚀金属层形成源极电极313和漏极电极314，最终形成的器件结构如图12所示。

[0037] 如上所述，在不偏离本发明精神和范围的情况下，还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实例。