半导体组件及其制造方法

摘要

本发明是有关于一种半导体组件及其制造方法，前述种半导体组件，包括半导体衬底、掺杂区、电性接触层与金氧半导体单元。半导体衬底其具有相对应的第一表面与第二表面，且至少具有一沟道，从第二表面向半导体衬底内部延伸。掺杂区，位于沟道底部的半导体衬底中。掺杂区中的掺质与半导体衬底中的掺质具有相同的导电型。掺杂区的掺质浓度高于半导体衬底的掺质浓度。电性接触层电性连接掺杂区。金氧半导体单元则位于半导体衬底的第一表面上。

权利要求

1.一种半导体组件，其特征在于其包括：

一具有第一导电型掺质的半导体衬底，其具有相对应的一第一表面与一第二表面，且至少具有两个第一沟道，从前述第二表面向前述半导体衬底的内部延伸；

具有第一导电型掺质的两个彼此分离的第一掺杂区，分别位于前述第一沟道底部的前述半导体衬底中，前述第一掺杂区的掺质浓度高于前述半导体衬底的掺质浓度；衬底一第一电性接触层，覆盖前述第一掺杂区；以及至少一金氧半导体单元，位于前述半导体衬底的前述第一表面。

2.根据权利要求1所述的半导体组件，其特征在于其更包括：至少一具有第一导电型掺质的第二掺杂区，前述第二掺杂区的掺质浓度高于前述半导体衬底的掺质浓度，位于前述第二表面上。

3.根据权利要求1所述的半导体组件，其特征在于其更包括：具有第二导电型掺质的两个第一掺杂柱，分别位于前述半导体衬底中，前述两个第一掺杂柱间隔一距离，且分别连接各前述第一掺杂区并朝向前述金氧半导体单元延伸。

4.根据权利要求3所述的半导体组件，其特征在于其中所述的金氧半导体单元包括：一栅极，位于前述半导体衬底的前述第一表面；以及

具有第二导电型掺质的两个阱区，位于前述栅极两侧的前述半导体衬底之中，前述第一掺杂柱对准前述阱区或对准前述栅极。

5.根据权利要求1所述的半导体组件，其特征在于其中所述的各前述第一沟道底部的前述半导体衬底中具有一凹陷，将各前述第一掺杂区分成两部分，且更包括：具有第二导电型掺质的两个第二掺杂区，分别位于各前述凹陷的底部，各前述第二掺杂区与前述金氧半导体单元互相分离。

6.根据权利要求5所述的半导体组件，其特征在于其更包括：具有第一导电型掺质的第三掺杂区，前述第三掺杂区的掺质浓度高于前述半导体衬底的掺质浓度，位于前述第二表面上；以及具有第二导电型掺质的两个第二掺杂柱，位于前述半导体衬底中，各自连接前述第三掺杂区并对准前述金氧半导体单元。

7.根据权利要求6所述的半导体组件，其特征在于其中包括两个前述金氧半导体单元，且各金氧半导体单元包括：一栅极，位于前述半导体衬底的前述第一表面；以及

具有第二导电型掺质的两个阱区，位于前述栅极两侧的前述半导体衬底之中，并且，前述第二掺杂柱对准各前述阱区或对准各前述栅极。

8.一种半导体组件的制造方法，其特征在于其包括：

提供一具有第一导电型掺质的半导体衬底，其具有一第一表面与一对应表面；

在前述半导体衬底中形成两个分离的第一沟道，前述第一沟道从前述对应表面向前述半导体衬底的内部延伸；

以离子布植方式，在各前述第一沟道底部的前述半导体衬底中分别形成具有第一导电型掺质的一第一掺杂区，各前述第一掺杂区的掺质浓度高于前述半导体衬底的掺质浓度；

在前述半导体衬底的前述第一表面上形成至少一金氧半导体单元；

进行一削减步骤，自前述半导体衬底的前述对应表面削减一厚度，形成一第二表面；以及形成一第一电性接触层覆盖前述半导体衬底的前述第二表面以及前述第一掺杂区。

9.根据权利要求8所述的半导体组件的制造方法，其特征在于其中前述第一掺杂区在形成前述金氧半导体单元的步骤与进行前述削减步骤后，形成于前述第一沟道底部。

10.根据权利要求8所述的半导体组件的制造方法，其特征在于其中前述第一掺杂区在形成前述金氧半导体单元的步骤与进行前述削减步骤前，形成于前述第一沟道底部。

11.根据权利要求8所述的半导体组件的制造方法，其特征在于其中在形成前述第一掺杂区的步骤中，同时在各前述第一沟道两侧的前述半导体衬底的前述对应表面上形成具有第一导电型掺质的两个第二掺杂区。

12.根据权利要求8所述的半导体组件的制造方法，其特征在于其中所述的相邻两个金氧半导体单元的间隔距离不大于相邻两个第一沟道的间隔距离。

13.根据权利要求8所述的半导体组件的制造方法，其特征在于其更包括：在形成前述第一沟道之前，形成具有第二导电型掺质的两个第一掺杂柱，从前述半导体衬底的前述对应表面向前述第一表面延伸，前述第一沟道分别对准各前述第一掺杂柱，并且，各前述第一沟道的宽度大于相对应的前述第一掺杂柱，前述第一沟道的深度小于相对应的前述第一掺杂柱，前述第一掺杂区邻接于相对应的前述第一掺杂柱。

14.根据权利要求8所述的半导体组件的制造方法，其特征在于其中在形成前述第一掺杂区之后且在形成前述第一电性接触层之前，更包括： 在各前述第一沟道底部分别形成一凹陷，使各前述第一掺杂区分为两部分；以及在各前述凹陷的底部的前述半导体衬底中形成具有第二导电型掺质的第三掺杂区。

15.根据权利要求14所述的半导体组件的制造方法，其特征在于其中更包括：在进行前述削减步骤前，形成具有第二导电型掺质的两个第二掺杂柱，从前述半导体衬底的前述对应表面向前述第一表面延伸，前述第一沟道形成于前述两个第二掺杂柱之间的半导体衬底内；以及在进行前述削减步骤后，在各前述第一沟道两侧的前述半导体衬底的前述第二表面上分别形成一具有第一导电型掺质的第四掺杂区，分别与各前述第二掺杂柱连接。

16.根据权利要求14所述的半导体组件的制造方法，其特征在于其中所述的形成前述凹陷的步骤包括：在各前述第一沟道的侧壁形成一间隙壁，以覆盖各前述第一掺杂区的部分表面；以及以前述间隙壁为掩模，在前述第一沟道的底部形成前述凹陷。

17.根据权利要求15所述的半导体组件的制造方法，其特征在于其更包括：在形成前述第三掺杂区之后以及在形成前述第四掺杂区之前，分别在前述第三掺杂区的表面上形成一保护层；以及在形成前述第四掺杂区之后，移除前述保护层。

说明书

半导体组件及其制造方法

技术领域

[0001] 本发明涉及一种半导体组件(semiconductor device)及其制造方法，特别是涉及一种场效晶体管组件、超接面场效晶体管组件、绝缘栅极双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)组件、其组合及其制造方法。

背景技术

[0002] 半导体组件是目前电子产品广泛使用的组件。随着电子装置对轻薄短小化以及高机能的需求以及半导体工艺技术的发展，金氧半场效晶体管(MOSFET)以及结合金氧半场效晶体管与双极结型三极管(Bipolar Junction Transistor，BJT)的绝缘栅极双极型晶体管(IGBT)已成为大功率组件(POWER DEVICE)的主流。

[0003] 大功率组件不可避免地会发热，因此，在热管理能力上的提升非常值得重视，通常，围绕栅极的绝缘膜的品质决定了大功率组件的特性及可靠度。在组件技术及应用技术确立之初，所开发的“雪崩场效晶体管(AVALANCHE FET)”在雪崩的情况下也不会发生破坏。而在1998年崭露头角的“COOL MOS”，突破功率晶体管在制造上的″硅限制″，成功地降低“导通状态(On-State)”下的电阻值，一举将业界水准提高至相当高的层次。因此，AVALANCHE FET及COOL MOS可以说是确立MOS型大功率组件为功率组件发展主流的两大支柱。

[0004] 典型的功率金氧半场效晶体管多采取垂直结构的设计，其利用芯片的背面作为漏极，而在半导体衬底的正面制作多个晶体管的源极以与门极，以提升组件密度。由于多个晶体管的漏极是并联在一起的，因此其所耐受的电流大小可以相当大。为能进一步提升组件的崩溃电压以符合市场需求，典型的方法是在半导体衬底上形成浓度较低于半导体衬底的浓度的外延层。通常，外延层的厚度愈厚，组件所能崩溃电压愈高。然而，外延层的厚度愈厚，不仅所需耗费的外延时间愈长，成本愈高，而且，在高温长时间的外延(epitaxy)生长过程中，由于芯片与外延层的热膨胀系数不同，芯片也会有弯曲变形的问题。另一方面，半导体衬底是上述半导体组件其电流路径上的最大的电阻构件(resistance component)，因此，减少电流路径上的阻值也是目前亟待解决的课题。

[0005] 由此可见，上述现有的半导体组件在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新型的半导体组件及其制造方法，实属当前重要研发课题之一，亦成为当前业界亟需改进的目标。

[0006] 有鉴于上述现有的半导体组件存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型的半导体组件及其制造方法，能够改进一般现有的半导体组件，使其更具有实用性。经过不断的研究、设计，并经过反复试作样品及改进后，终于创设出确具实用价值的本发明。

发明内容

[0007] 本发明的目的在于，克服现有的半导体组件存在的缺陷，而提供一种新型的半导体组件，所要解决的技术问题之一是使其减少外延工艺所需的时间以及成本。

[0008] 本发明的目的在于，克服现有的半导体组件存在的缺陷，而提供一种新型的半导体组件，所要解决的技术问题之一是可以调整出适当的导通电阻。

[0009] 本发明的目的在于，克服现有的半导体组件存在的缺陷，而提供一种新型的半导体组件，所要解决的技术问题之一是可以维持半导体衬底的结构强度，避免芯片弯曲变形的问题，非常适于实用。

[0010] 本发明的另一目的在于，提供一种新型的半导体组件的制造方法，所要解决的技术问题是使其可以利用简单的工艺方法来制造低接触电阻、低导通状态阻值的组件，同时可以避免芯片在制造的过程中变形，从而更加适于实用。

[0011] 本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体组件，其包括：一具有第一导电型掺质的半导体衬底，其具有相对应的一第一表面与一第二表面，且至少具有两个第一沟道，从前述第二表面向前述半导体衬底的内部延伸；具有第一导电型掺质的两个彼此分离的第一掺杂区，分别位于前述第一沟道底部的前述半导体衬底中，前述第一掺杂区的掺质浓度高于前述半导体衬底的掺质浓度；一第一电性接触层，覆盖前述第一掺杂区；以及至少一金氧半导体单元，位于前述半导体衬底的前述第一表面。

[0012] 本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

[0013] 前述的半导体组件，其更包括：至少一具有第一导电型掺质的第二掺杂区，前述第二掺杂区的掺质浓度高于前述半导体衬底的掺质浓度，位于前述第二表面上。

[0014] 前述的半导体组件，其更包括：具有第二导电型掺质的两个第一掺杂柱，分别位于前述半导体衬底中，前述两个第一掺杂柱间隔一距离，且分别连接各前述第一掺杂区并朝向前述金氧半导体单元延伸。

[0015] 前述的半导体组件，其中所述的金氧半导体单元包括：一栅极，位于前述半导体衬底的前述第一表面；以及具有第二导电型掺质的两个阱区，位于前述栅极两侧的前述半导体衬底之中，前述第一掺杂柱对准前述阱区或对准前述栅极。

[0016] 前述的半导体组件，其中所述的各前述第一沟道底部的前述半导体衬底中具有一凹陷，将各前述第一掺杂区分成两部分，且更包括：具有第二导电型掺质的两个第二掺杂区，分别位于各前述凹陷的底部，各前述第二掺杂区与前述金氧半导体单元互相分离。

[0017] 前述的半导体组件，其更包括：具有第一导电型掺质的第三掺杂区，前述第三掺杂区的掺质浓度高于前述半导体衬底的掺质浓度，位于前述第二表面上；以及具有第二导电型掺质的两个第二掺杂柱，位于前述半导体衬底中，各自连接前述第三掺杂区并对准前述金氧半导体单元。

[0018] 前述的半导体组件，其中包括两个前述金氧半导体单元，且各金氧半导体单元包括：一栅极，位于前述半导体衬底的前述第一表面；具有第二导电型掺质的两个阱区，位于前述栅极两侧的前述半导体衬底之中，并且，前述第二掺杂柱对准各前述阱区或对准各前述栅极。

[0019] 前述本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种半导体组件的制造方法，其包括：提供一具有第一导电型掺质的半导体衬底，其具有一第一表面与一对应表面；在前述半导体衬底中形成两个分离的第一沟道，前述第一沟道从前述对应表面向前述半导体衬底的内部延伸；以离子布植方式，在各前述第一沟道底部的前述半导体衬底中分别形成具有第一导电型掺质的一第一掺杂区，各前述第一掺杂区的掺质浓度高于前述半导体衬底的掺质浓度；在前述半导体衬底的前述第一表面上形成至少一金氧半导体单元；进行一削减步骤，自前述半导体衬底的前述对应表面削减一厚度，形成一第二表面；以及形成一第一电性接触层覆盖前述半导体衬底的前述第二表面以及前述第一掺杂区。

[0020] 本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

[0021] 前述的半导体组件的制造方法，其中前述第一掺杂区在形成前述金氧半导体单元的步骤与进行前述削减步骤后，形成于前述第一沟道底部。

[0022] 前述的半导体组件的制造方法，其中前述第一掺杂区在形成前述金氧半导体单元的步骤与进行前述削减步骤前，形成于前述第一沟道底部。

[0023] 前述的半导体组件的制造方法，其中在形成前述第一掺杂区的步骤中，同时在各前述第一沟道两侧的前述半导体衬底的前述对应表面上形成具有第一导电型掺质的两个第二掺杂区。

[0024] 前述的半导体组件的制造方法，其中所述的相邻两个金氧半导体单元的间隔距离不大于相邻两个第一沟道的间隔距离。

[0025] 前述的半导体组件的制造方法，其更包括：在形成前述第一沟道之前，形成具有第二导电型掺质的两个第一掺杂柱，从前述半导体衬底的前述对应表面向前述第一表面延伸，前述第一沟道分别对准各前述第一掺杂柱，并且，各前述第一沟道的宽度大于相对应的前述第一掺杂柱，前述第一沟道的深度小于相对应的前述第一掺杂柱，前述第一掺杂区邻接于相对应的前述第一掺杂柱。

[0026] 前述的半导体组件的制造方法，其中在形成前述第一掺杂区之后且在形成前述第一电性接触层之前，更包括：在各前述第一沟道底部分别形成一凹陷，使各前述第一掺杂区分为两部分；以及在各前述凹陷的底部的前述半导体衬底中形成具有第二导电型掺质的第三掺杂区。

[0027] 前述的半导体组件的制造方法，其中更包括：在进行前述削减步骤前，形成具有第二导电型掺质的两个第二掺杂柱，从前述半导体衬底的前述对应表面向前述第一表面延伸，前述第一沟道形成于前述两个第二掺杂柱之间的半导体衬底内；以及在进行前述削减步骤后，在各前述第一沟道两侧的前述半导体衬底的前述第二表面上分别形成一具有第一导电型掺质的第四掺杂区，分别与各前述第二掺杂柱连接。

[0028] 前述的半导体组件的制造方法，其中所述的形成前述凹陷的步骤包括：在各前述第一沟道的侧壁形成一间隙壁，以覆盖各前述第一掺杂区的部分表面；以及以前述间隙壁为掩模，在前述第一沟道的底部形成前述凹陷。

[0029] 前述的半导体组件的制造方法，其更包括：在形成前述第三掺杂区之后以及在形成前述第四掺杂区之前，分别在前述第三掺杂区的表面上形成一保护层；以及在形成前述第四掺杂区之后，移除前述保护层。

[0030] 本发明与现有技术相比具有明显的优点和有益效果。由以上可知，为达到上述目的，本发明提供了一种半导体组件，其包括有第一导电型掺质的半导体衬底、具有第一导电型掺质的两个彼此分离的第一掺杂区、第一电性接触层以及至少一金氧半导体单元。半导体衬底具有相对应的第一表面与第二表面，且至少具有两个第一沟道，从半导体衬底的第二表面向半导体衬底的内部延伸。两个第一掺杂区，分别位于两个第一沟道底部的半导体衬底中，各第一掺杂区的掺质浓度高于半导体衬底的掺质浓度。第一电性接触层覆盖第一掺杂区。金氧半导体单元位于半导体衬底的第一表面。

[0031] 依照本发明实施例所述，上述半导体组件还包括至少一具有第一导电型掺质的第二掺杂区，第二掺杂区的掺质浓度高于半导体衬底的掺质浓度，位于第二表面上。

[0032] 依照本发明实施例所述，上述半导体组件还包括具有第二导电型掺质的两个第一掺杂柱，分别位于半导体衬底中，这两个第一掺杂柱间隔一距离，且分别连接各第一掺杂区并朝向金氧半导体单元延伸。依照本发明实施例所述，上述第一掺杂柱为外延材料所构成。

[0033] 依照本发明实施例所述，上述半导体组件中，金氧半导体单元包括栅极，位于半导体衬底的第一表面，上述第一掺杂柱之一对准栅极。又，依照本发明的另一实施例所述，上述半导体组件中，金氧半导体单元包括栅极与具有第二导电型掺质的两个阱区。栅极位于半导体衬底的第一表面。具有第二导电型掺质的两个阱区位于栅极两侧的半导体衬底之中，且上述第一掺杂柱对准前述阱区或对准前述栅极。

[0034] 依照本发明实施例所述，上述半导体组件中，各第一沟道底部的半导体衬底中具有凹陷，将各第一掺杂区分成两部分。而且，此半导体组件还包括具有第二导电型掺质的两个第二掺杂区，分别位于各凹陷的底部，各第二掺杂区未与金氧半导体单元直接接触。其次，依照本发明的另一实施例所述，此半导体组件还包括具有第一导电型掺质的第三掺杂区以及具有第二导电型掺质的两个第二掺杂柱。第三掺杂区的掺质浓度高于半导体衬底的掺质浓度，位于第二表面上。两个第二掺杂柱位于半导体衬底中，各自连接第三掺杂区并对准金氧半导体单元。依照本发明的一实施例所述，上述第二掺杂柱为外延材料所构成。又，依照本发明实施例所述，上述第二掺杂柱分别对准各个金氧半导体单元的阱区或门极。

[0035] 本发明还提出一种半导体组件的制造方法。此方法包括提供具有第一导电型掺质的半导体衬底，其具有第一表面与对应表面。接着，在半导体衬底中形成两个分离的第一沟道，各第一沟道从对应表面向半导体衬底的内部延伸。以离子布植方式，在各第一沟道底部的半导体衬底中分别形成具有第一导电型掺质的第一掺杂区。各第一掺杂区的掺质浓度高于前述半导体衬底的掺质浓度。在半导体衬底的第一表面上形成至少一个金氧半导体单元。进行削减步骤，自半导体衬底的对应表面削减一厚度，形成第二表面。形成第一电性接触层覆盖半导体衬底的第二表面以及第一掺杂区。

[0036] 依照本发明实施例所述，上述半导体组件的制造方法中，第一掺杂区在形成金氧半导体单元的步骤与削减步骤后，形成于第一沟道底部。或者，第一掺杂区在形成前述金氧半导体单元的步骤与进行削减步骤前，形成在第一沟道底部的半导体衬底中。

[0037] 依照本发明实施例所述，上述半导体组件的制造方法还包括在形成第一沟道之后，进行削减步骤之前，在各第一沟道之中形成填充材料。之后，在形成第一掺杂区之前，移除填充材料。或者，上述半导体组件的制造方法是在形成第一沟道之后与进行削减步骤之前，在各第一沟道之中填入填充材料，随后在进行削减步骤之后与形成第一掺杂区之前，移除填充材料。

[0038] 依照本发明实施例所述，上述半导体组件的制造方法中，在形成第一掺杂区的步骤中，同时在各第一沟道两侧的半导体衬底的对应表面上形成具有第一导电型掺质的两个第二掺杂区。

[0039] 依照本发明实施例所述，上述半导体组件的制造方法还包括在形成前述第一沟道之前，形成具有第二导电型掺质的两个第一掺杂柱。第一掺杂柱从半导体衬底的对应表面向第一表面延伸，且各第一沟道分别对准各第一掺杂柱，并且，各第一沟道的宽度大于相对应的第一掺杂柱，第一沟道的深度小于相对应的第一掺杂柱，各第一掺杂区邻接于相对应的第一掺杂柱。又，依照本发明实施例所述，上述第一掺杂柱的形成方法包括在半导体衬底中形成两个第二沟道，接着，在第二沟道中填入具有第二导电型掺质的外延材料。

[0040] 依照本发明实施例所述，上述半导体组件的制造方法还包括：在形成第一掺杂区之后且于形成第一电性接触层之前，在各第一沟道底部分别形成凹陷，使各第一掺杂区分为两部分，然后，在各凹陷的底部的半导体衬底中形成具有第二导电型掺质的第三掺杂区。其次，依照本发明的另一实施例所述，此制造方法在进行削减步骤前，形成具有第二导电型掺质的两个第二掺杂柱，各第二掺杂柱从半导体衬底的对应表面向第一表面延伸，且各第一沟道形成于两个第二掺杂柱之间的半导体衬底内，并且在进行削减步骤后，在各第一沟道两侧的前述半导体衬底的第二表面上分别形成具有第一导电型掺质的第四掺杂区，分别与各第二掺杂柱连接。又，依照本发明实施例所述，上述第二掺杂柱的形成方法包括：在半导体衬底中形成两个第三沟道，接着，在第三沟道中填入具有第二导电型掺质的外延材料。

[0041] 依照本发明实施例所述，上述凹陷的形成步骤包括：在各第一沟道的侧壁形成一间隙壁，以覆盖各第一掺杂区的部分表面，接着，以间隙壁为掩模，在第一沟道的底部形成凹陷。又，依照本发明的另一实施例所述，此制造方法还包括：在形成第三掺杂区之后以及在形成第四掺杂区之前，分别在各第三掺杂区的表面上形成保护层；以及在形成第四掺杂区之后，移除保护层。

[0042] 借由上述技术方案，本发明半导体组件及其制造方法至少具有下列优点及有益效果：

[0043] 1、本发明的半导体组件减少外延工艺所需的时间以及成本，并可以调整出适当的导通电阻，同时维持半导体衬底的结构强度，避免芯片弯曲变形的问题，非常适于实用。

[0044] 2、本发明的半导体组件的制造方法，其可以利用简单的工艺方法来制造低接触电阻、低导通状态阻值的组件，同时可以避免芯片在制造的过程中变形。

[0045] 综上所述，本发明是有关于一种半导体组件及其制造方法，前述种半导体组件，包括半导体衬底、掺杂区、电性接触层与金氧半导体单元。半导体衬底其具有相对应的第一表面与第二表面，且至少具有一沟道，从第二表面向半导体衬底内部延伸。掺杂区，位于沟道底部的半导体衬底中。掺杂区中的掺质与半导体衬底中的掺质具有相同的导电型。掺杂区的掺质浓度高于半导体衬底的掺质浓度。电性接触层电性连接掺杂区。金氧半导体单元则位于半导体衬底的第一表面上。

[0046] 本发明在技术上有显著的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。

[0047] 上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

[0048] 图1A至1D是依照本发明实施例所绘示的一种平面式场效晶体管的制造流程剖面示意图。

[0049] 图1A-1至图1D-1是依照本发明实施例所绘示的一种沟道式场效晶体管的制造流程剖面示意图。

[0050] 图1A-2至图1D-2是依照本发明实施例所绘示的另一种沟道式场效晶体管的制造流程剖面示意图。

[0051] 图2A-1至图2F-1是依照本发明实施例所绘示的一种沟道式超接面场效晶体管的制造流程剖面示意图。

[0052] 图2F-2、2F-3、2F-4是依照本发明实施例所绘示的数种沟道式超接面场效晶体管的剖面示意图。

[0053] 图3A-1至图3F-1是依照本发明实施例所绘示的一种沟道式超接面场效晶体管的制造流程剖面示意图。

[0054] 图3F-2、图3F-3是依照本发明其它实施例所绘示的另外两种沟道式超接面场效晶体管的剖面示意图。

[0055] 图4A-1至4G-1则是依照本发明实施例所绘示的一种结合超接面金氧半晶体管与IGBT的沟道式半导体组件的制造流程的剖面示意图。

[0056] 图4G-2则是依照本发明其它实施例所绘示的另一种结合超接面金氧半晶体管与IGBT的沟道式半导体组件的剖面示意图。

[0057] 10A：平面式场效晶体管

[0058] 10B：沟道式场效晶体管

[0059] 20B：沟道式超接面场效晶体管

[0060] 30B：沟道式IGBT

[0061] 40B：沟道式半导体组件

[0062] 100：半导体衬底

[0063] 100a、100b、100c：表面

[0064] 102、113、202、401：沟道

[0065] 102a、202a：沟道底部

[0066] 103：填充材料

[0067] 104、104a、104b、106、118、304、306、406：掺杂区

[0068] 107、310、408：离子注入工艺

[0069] 108、122：电性接触层

[0070] 110：金氧半导体单元

[0071] 112：栅介电层

[0072] 114：栅极

[0073] 115：削减步骤

[0074] 116：阱区

[0075] 120：绝缘层

[0076] 200、200a、400、400a：掺杂柱

[0077] 302：凹陷

[0078] 308、406：间隙壁

[0079] 404：保护层

[0080] R、S：间距

[0081] T：距离

具体实施方式

[0082] 为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的半导体组件及其制造方法其具体实施方式、结构、特征及其功效，详细说明如后。

[0083] 有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚的呈现。为了方便说明，在以下的实施例中，相同的元件以相同的编号表示。

[0084] 图1D与图1D-1分别是依照本发明实施例所绘示的一种平面式场效晶体管以及沟道式场效晶体管的剖面示意图。

[0085] 请参照图1D与1D-1，平面式场效晶体管10A与沟道式场效晶体管10B分别包括半导体衬底100、掺杂区104、掺杂区106、电性接触层108以及金氧半导体单元(cell)110。

[0086] 半导体衬底100的材质例如是单晶硅或是具有相似性质者。半导体衬底100具有第一导电型掺质。第一导电型掺质例如是n型掺质或是p型掺质。n型掺质例如是磷或是砷，或是具有相似性质者。p型掺质例如是硼或是具有相似性质者。半导体衬底100的掺质浓度可以依据需要，例如是组件的特性、组件的尺寸大小，来调整之。

[0087] 半导体衬底100具有相对应的表面100a与表面100c。在半导体衬底100中至少具有多个彼此分离的沟道102，分别从表面100c向内部延伸。沟道102的深度与宽度可以依照实际的需要调整。

[0088] 在一实施例中，此半导体衬底100的厚度约略为200～300微米。在场效晶体管的耐压为100伏特的情况下，可选用1.8～2.5欧姆-公分的材料作为半导体衬底100。沟道102的深度则是依据预定形成的平面式场效晶体管10A的耐压而定。耐压越高，沟道102的深度越小。

[0089] 掺杂区104位在各沟道102底部102a的半导体衬底100之中，作为漏极掺杂区。掺杂区104的掺质浓度高于半导体衬底100的掺质浓度。在一实施例中，掺杂区104的掺
15 15 3
质浓度为1×10 ～4×10 (1/cm)。

[0090] 在本实施例中，另有掺杂区106位于沟道102两侧的半导体衬底100的表面100c上。掺杂区104与掺杂区106是利用同一道离子注2工艺形成于半导体衬底100。

[0091] 电性接触层108位于在半导体衬底100的表面100c，其与各掺杂区104与掺杂区106直接接触且电性连接。电性接触层108的材质为导电材料，包括金属，例如是金、铝，或合金例如是铝合金。在此实施例中，电性接触层108做为漏极接触层。

[0092] 金氧半导体单元110位在半导体衬底100的表面100a上。金氧半导体单元110的间隔距离S不大于沟道102的间隔距离R。此处所述的金氧半导体单元110可以是指平面式场效晶体管10A的部份构件或是沟道式场效晶体管10B的部份构件。在此实施例中，金氧半导体单元110包括栅极114、栅介电层112、掺杂区118、阱区116、电性接触层122以及绝缘层120。

[0093] 请参照图1D，在此实施例中，金氧半导体单元110的栅极114位于半导体衬底100的表面100a之上。在另一实施例中，请参照图1D-1，金氧半导体单元110的栅极114则是位于半导体衬底100的沟道113之中。

[0094] 在图1D与1D-1中，栅极114与沟道102相错设置，但，并不以此为限。栅极114也可以与沟道102相对应设置，如图1D-2所示。栅极114也可以与沟道102不完全相对应设置而有部分相错。栅极114的材质例如是掺杂多晶硅层或是由掺杂多晶硅层与金属硅化物层共同形成。

[0095] 栅介电层112位于栅极114与半导体衬底100之间。栅介电层112的材质例如是氧化硅、氮化硅或是介电常数大于4的高介电常数材料。

[0096] 阱区116位于栅极114两侧的半导体衬底100之中。在图1D与1D-1中，阱区116与沟道102相对应设置，但与掺杂区104相隔一段距离T，而未直接接触。阱区116与沟道102亦可相错设置。阱区116具有第二导电型掺质。第二导电型与第一导电型不同。当第一导电型为n型；则第二导电型为p型。相反地，当第一导电型为p型；则第二导电型为n型。

[0097] 掺杂区118位于阱区116之中，靠近栅极114的侧壁。掺杂区118的掺质型与掺杂区104者相同，具有第一导电型掺质。在本实施例中，掺杂区118做为源极掺杂区。

[0098] 电性接触层122位于半导体衬底100的表面100a上，与掺杂区118与阱区116直接接触且电性连接。电性接触层122的材质为导电材料，包括金属，例如是金、铝或铝合金。在此实施例中，电性接触层122做为源极接触层。

[0099] 绝缘层120设置于电性接触层122与栅极114之间。绝缘层120的材质例如是氧化硅、硼磷硅玻璃(Borophosphosilicate Glass；BPSG)、磷硅玻璃(Phosphosilicate glass；PSG)、氟硅玻璃(Fluorosilicate Glass；FSG)或未掺杂的硅玻璃(Undoped Silicon Glass；USG)，或介电常数低于4的低介电常数材料。

[0100] 此外，上述实施例的金氧半导体单元110是形成在具有淡掺杂的半导体衬底之中或之上，而不需要在半导体衬底上另外形成外延层。因此可以减少外延工艺所需的时间以及成本。此外，由于半导体衬底是半导体组件其电流路径上的最大的电阻构件(resistance component)，上述实施例的场效晶体管透过沟道的形成，可以调整出适当的导通电阻，同时维持半导体衬底的结构强度，避免芯片弯曲变形的问题。

[0101] 以上的场效晶体管可以采用以下实施例的方法来制作，但并不以此为限。

[0102] 图1A至1D与图1A-1至图1D-1分别是依照本发明实施例所绘示的一种平面式场效晶体管以及沟道式场效晶体管的制造流程剖面示意图。

[0103] 请参照图1A与图1A-1，提供具有第一导电型掺质的半导体衬底100，其具有表面100a与对应表面100b。接着，在半导体衬底100中形成沟道102，然后，再于沟道102中填入填充材料103。填充材料103的材质例如是绝缘材料，如氧化硅或是氮化硅或是其它合适的材料。形成的方法例如是以化学气相沈积法方法在沟道102中填入填充材料，之后再以蚀刻法或是化学机械研磨法移除沟道102以外的填充材料。当然，若是供货商可以直接提供已经形成沟道102的半导体衬底100，则仅需进行在沟道102之中填入填充材料103。

[0104] 接着，请继续参照图1A，在半导体衬底100的表面100a上形成金氧半导体单元110。金氧半导体单元110为平面式场效晶体管的部分构件，其包括栅极114、栅介电层112、具有第一导电型掺质的掺杂区118、具有第二导电型掺质的阱区116、电性接触层122以及绝缘层120。平面式场效晶体管的金氧半导体单元110的形成方法例如是在半导体衬底100的表面100a上形成栅介电层112与栅极114，之后，再于栅极114两侧的半导体衬底100中形成阱区116。当然，亦可先形成阱区116，再形成栅介电层112与栅极114。之后，在栅极
114两侧的阱区116中形成掺杂区118。掺杂区118的形成方法例如是采用离子注入法在半导体衬底100中注入第一导电型掺质。其后，在半导体衬底100的表面100a上形成绝缘层120，然后，蚀刻绝缘层120以及部分的半导体衬底100，以在绝缘层120中形成接触窗开口，裸露出阱区116。之后，在半导体衬底100的表面100a上形成电性接触层122，电性连接掺杂区118与阱区116。电性接触层122的材质包括导电材料，例如金属。形成的方法例如是物理气相沈积法，如溅镀或是蒸镀。请参照图1A-1，在另一个实施例中，金氧半导体单元110则是沟道式场效晶体管的部分构件，其包括栅极114、栅介电层112、具有第一导电型掺质的掺杂区118、具有第二导电型掺质的阱区116、电性接触层122以及绝缘层120。沟道式场效晶体管与平面式场效晶体管的制作方法的差异，则是将栅极114形成于半导体衬底
100之中。栅极114的形成方法则是在半导体衬底100中形成沟道113且在沟道113的侧壁与底部形成栅介电层112之后，再于沟道113中填入导电材料以形成之。

[0105] 由于栅极114与沟道102的位置并无特别限制，其可以相错或相对应设置，抑或是部分相对应且另一部份相错设置。此外，各个金氧半导体组件110的间隔距离也不需要与沟道102的间隔距离相同。因此，在形成金氧半导体组件110时具有很大的工艺裕度(process margin)。

[0106] 之后，请参照图1B与1B-1，进行削减步骤115，自半导体衬底100的对应表面100b削减一厚度，形成与表面100a相对应的另一表面100c。削减步骤115可以透过研磨抛光(grinding)的方式来进行。削减步骤115所削减的厚度可以依照实际的需要来决定。在一实施例中，若预定形成的平面式场效晶体管10A的半导体衬底100的厚度是300微米，原始的半导体衬底100的是525微米，所削减的半导体衬底100的厚度则是225微米。

[0107] 其后，请参照图1C与1C-1，移除填充材料103，使沟道102裸露出来。移除填充材料103的方法例如是湿式蚀刻法。之后，在各沟道102底部102a的半导体衬底100中分别形成具有第一导电型掺质的掺杂区104，并同时在沟道102两侧的半导体衬底100的表面100c上形成具有第一导电型掺质的掺杂区106。掺杂区104与106的形成方法例如是进行离子注入工艺，在半导体衬底100中注入第一导电型掺质107，其所采用的剂量可以使各掺杂区104与106的掺质浓度高于半导体衬底100的掺质浓度。掺杂区104与106的轮廓分别与沟道102底部102a以及半导体衬底100的表面100c的轮廓接近。在本实施例中，掺杂区104是形成在沟道102的底部102a，而沟道102的位置又与阱区116相对应，因此，掺杂区104与阱区116相对应，但未接触而相隔一距离T。此相隔距离T决定场效晶体管的耐压。其大小可以依据需要，经由所形成的沟道102的深度、掺杂区104的接面深度或阱区
116的接面深度来控制之。

[0108] 然后，请参照图1D与图1D-1，在半导体衬底100的表面100c以及沟道102之中形成电性接触层108，电性连接各掺杂区104与106，完成平面式场效晶体管10A与沟道式场效晶体管10B的制作。电性接触层108的材料包括导电材料，例如金属，形成的方法例如是物理气相沈积法，如溅镀或是蒸镀，当然也可以采用其它的方式。

[0109] 简言之，以上的方法是先在半导体衬底100中形成沟道102，并于沟道102中填入填充材料103，接着，形成金氧半导体单元110，然后，再进行削减步骤115。但本发明并不以此为限。在另一个实施例中，沟道102中可以不填入填充材料103，直接进行削减步骤115。

[0110] 简要起见，以下仅以沟道式的半导体组件来说明，但本发明并不以此为限，其当可应用于平面式的半导体组件。

[0111] 图1A-2至1D-2是依照本发明实施例所绘示的另一种沟道式场效晶体管的制造流程剖面示意图。

[0112] 在另一个实施例中，也可以先形成金氧半导体单元110，如图1A-2所示。接着进行削减步骤115，之后再于半导体衬底100中形成沟道102，但沟道102中无须再填入填充材料，如图1B-2所示。其后，请参照图1C-2至1D-2，在各沟道102底部102a的半导体衬底100中分别形成具有第一导电型掺质的掺杂区104，并同时在沟道102两侧的半导体衬底100的表面100c上形成具有第一导电型掺质的掺杂区106及形成电性接触层108，施行的方法可以采用上述实施例所述的方法，于此不再赘述。

[0113] 上述实施例的金氧半导体单元110是形成在具有淡掺杂的半导体衬底100之中或之上，电性接触层108与半导体衬底100间的电性连接则可透过高掺杂浓度的掺杂区104达成，其可完全不需要使用外延层，因此，可以减少外延工艺所需的时间以及成本。

[0114] 再者，做为漏极的掺杂区104与阱区116的相隔距离T的大小可以依据需要，经由所形成的沟道102的深度、掺杂区104的接面深度或阱区116的接面深度来控制，而不需要藉由控制外延层的厚度来达成。而且，当所需的距离T愈大以提供较大的耐压时，所需形成的沟道102的深度愈浅，工艺愈容易控制，而不需要如传统的工艺制作较厚的外延层。因此，本发明的实施例不仅工艺更容易进行且成本可以更低，而且可以避免外延层过厚产生的内应力导致芯片弯曲变形的问题。

[0115] 图2F-1至2F-4是依照本发明实施例所绘示的数种沟道式超接面场效晶体管的剖面示意图。

[0116] 请参照图2F-1，沟道式超接面场效晶体管20B的结构，与图1D-1的沟道式场效晶体管10B的结构相似，其最大的不同点在于本实施例的沟道式超接面场效晶体管20B均具有掺杂柱200。掺杂柱200的掺质型与阱区116相同。

[0117] 掺杂柱200的材质例如是外延材料。在本发明中，沟道102、栅极114与掺杂柱200其彼此之间的位置关系并无特别的限制。以下仅是举例，并非用以限定本发明。

[0118] 在图2F-1的实施例中，沟道102与栅极114相错，掺杂柱200位于掺杂区104与阱区116之间的半导体衬底100中。掺杂柱200的一端连接掺杂区104，掺杂柱200的另一端对准阱区116，其可电性连接阱区116，或与阱区116相隔一段距离。掺杂柱200的宽度小于相对应的沟道102的宽度。

[0119] 请参照图2F-2，在另一实施例中，沟道102与栅极114相对应，掺杂柱200位于掺杂区104与栅极114之间的半导体衬底100中，掺杂柱200的一端连接掺杂区104；掺杂柱200的另一端对准栅极114，并与栅极114相隔至少一介电层112。掺杂柱200的宽度小于相对应的沟道102底部的宽度。

[0120] 由于掺杂柱200的掺质型与半导体衬底100的掺质型不同，组件在施加逆偏压进行操作时，可以在栅极114下方的半导体衬底100与掺杂柱200的介面产生空乏区，达到提高耐压的效果。

[0121] 图2A-1至图2F-1分别是依照本发明实施例所绘示的一种沟道式超接面场效晶体管的制造流程剖面示意图。

[0122] 请参照图2F-1，本实施例的沟道式超接面场效晶体管20B的制造方法，与图1D-1的沟道式场效晶体管10B的制造方法相似，其最大的不同点在于本实施例的沟道式超接面场效晶体管20B必须形成掺杂柱200。

[0123] 请参照图2A-1，掺杂柱200可以在形成沟道102之前形成在半导体衬底100之中，从半导体衬底100的对应表面100b向内部延伸。掺杂柱200的形成方法例如是在半导体衬底100中形成沟道202，然后，再于沟道202中填入具有第二导电型掺质的外延材料202a。沟道202的深度比后续形成的沟道102(如图2B-1)的深度深。形成沟道102于半导体衬底
100之后，所留下的外延材料即可形成掺杂柱200，如图2B-1所示。后续的工艺，如图2B-1至2F-1所示，采用相似于上述实施例，在此不再赘述。

[0124] 另，以上仅是以图2F-1所示的超接面场效晶体管20B的制作方法来说明，至于图2F-2至2F-4的实施例也可以采用相似的方法，在制作时仅需调整位置关系即可。因此在工艺上具有很大的裕度。

[0125] 图3F-1是依照本发明实施例所绘示的一种沟道式IGBT的剖面示意图。

[0126] 请参照图3F-1，沟道式IGBT30B的结构与图1F-1的场效晶体管10B的结构主要的不同点在于本实施例的沟道式IGBT30B的结构在沟道102底部的半导体衬底100中具有凹陷302。凹陷302的宽度小于沟道102的宽度，且将掺杂区104分成两部分104a与104b。而且，在凹陷302的底部302a的半导体衬底100中具有掺杂区304。掺杂区304为第二导电型，其掺杂型与掺杂区104不同。掺杂区304与阱区116相互对应，但与阱区116相隔一距离。

[0127] 同样地，本实施例的栅极114与沟道102的位置关系并无特别的限制。在图3F-1中，栅极114与沟道102相错设置。栅极114也可以与沟道102相对应设置，如图3F-2所示。栅极114也可以与沟道102不完全相对应设置而有部分相错，如图3F-3所示。

[0128] 在此，电性接触层108被称为集极(collector)；而电性接触层122则被称为射极(Emitter)。由于掺杂区104a与104b以及掺杂区304均具有高浓度的掺质，因此，在掺杂区104a与电性接触层(集极)108之间，或在掺杂区104b与电性接触层(集极)108之间，抑或是在掺杂区304与电性接触层(集极)108之间均会构成低接触电阻的欧姆接触，因此，可以使得组件具有良好的效率。而且和上述实施例的场效晶体管组件相同的是，本实施例的沟道式金氧半导体单元110是形成在具有淡掺杂的半导体衬底100之中或之上，其可完全不需要使用外延层，因此，可以减少外延工艺所需的时间以及成本。

[0129] 其次，如图3F-1、3F-2与3F-3所示，本实施例所提供的半导体结构在阱区116与掺杂区104a、104b之间构成一个二极管。此二极管并联于IGBT。

[0130] 图3A-1至图3F-1是依照本发明实施例所绘示的一种沟道式超接面场效晶体管的制造流程剖面示意图。

[0131] 本实施例的沟道式IGBT30B的制造方法，在形成凹陷302之前的步骤可以采用与图1A-1至1C-1的沟道式场效晶体管10B相同的制造方法，如图3A-1至3C-1所示，在此不再赘述。

[0132] 请参照图3D-1，在形成掺杂区104与106之后，在各沟道102的侧壁上形成间隙壁308，以覆盖部分掺杂区104，间隙壁308的材质与半导体衬底100不同，例如是可以选择与半导体衬底100之间具有高蚀刻选择比的绝缘材料，比如是氧化硅或是氮化硅或是其它具有相似性质者。间隙壁308的形成方法例如是利用化学气相沈积法，在半导体衬底100的表面100c上形成绝缘层，然后，再进行非等向蚀刻工艺。

[0133] 其后，请参照图3E-1，以间隙壁308做为蚀刻掩模蚀刻半导体衬底100，以在沟道102底部102a形成凹陷302，使各掺杂区104分为两部分104a与104b。蚀刻的方法可以采用非等向性蚀刻法如干式蚀刻法或其它合适的方法。然后进行离子注入工艺310，在凹陷
302的底部302a的半导体衬底100中形成具有第二导电型掺质的掺杂区304。之后，形成电性接触层108，如图3F-1所示，完成沟道式IGBT30B的制作。

[0134] 当然，本发明的沟道式IGBT30B的制造方法，在形成电性接触层108之前的步骤也可以采用相同于图1A-2至1C-2的沟道式场效晶体管的制造方法，之后再接续上述图3D-1、3E-1的步骤。

[0135] 在此实施例中，沟道式IGBT30B的制作方法同样具有沟道式场效晶体管10B的制造方法所具有的优点之外，仅需要透过凹陷的形成以及离子注入工艺即可形成二极管并联于IGBT，其工艺相当简单。

[0136] 图4G-1是依照本发明实施例所绘示的一种结合超接面金氧半晶体管与IGBT的沟道式半导体组件的剖面示意图。请参照图4G-1，此沟道式半导体组件40B的结构的栅极114与沟道102相对应，且掺杂区406与阱区116相互对应。

[0137] 其次，本实施例的沟道式半导体组件40B在沟道102底部的半导体衬底100中还具有凹陷302。凹陷302的宽度小于沟道102的宽度，且将掺杂区104分成两部分104a与104b。而且，在凹陷302的底部302a具有掺杂区304。掺杂区304的掺杂型与掺杂区104不同，为第二导电型。

[0138] 此外，本实施例的沟道式半导体组件40B均具有掺杂柱400。掺杂柱400的掺质型与阱区116相同，为第二导电型。而与半导体衬底100的掺质型也不同。掺杂柱400位于掺杂区106与阱区116之间的半导体衬底100中，其一端电性连接掺杂区106，另一端与阱区116电性连接或相隔一段距离。

[0139] 在另一个实施例中，请参照图4G-2，栅极114与沟道102相错，掺杂柱400的一端连接掺杂区406；另一端对准栅极114。

[0140] 在此实施例中，电性接触层108被称为集极，而电性接触层122则被称为射极。电性接触层(集极)108是采用低阻值的金属材料。掺杂区104a与104b以及掺杂区304均具有浓度较高的掺质。在掺杂区104a与电性接触层(集极)108之间，或在掺杂区104b与电性接触层(集极)108之间，抑或是在掺杂区304与电性接触层(集极)108之间均是欧姆接触，可以使得组件具有良好的效率。另外，由于掺杂柱400的掺质型与半导体衬底100的掺质型不同，因此，组件在施加逆偏压进行操作时，可以在栅极114下方的半导体衬底100与掺杂柱400的接面(interface)产生空乏区，达到提高耐压的效果。

[0141] 图4A-1至4G-1是依照本发明实施例所绘示的一种结合超接面金氧半晶体管与IGBT的沟道式半导体组件的制造流程的剖面示意图。

[0142] 本实施例的沟道式半导体40B的制造方法的前段工艺，与图1D-1的沟道式场效晶体管10B的制造方法相似，其最大的不同点在于本实施例的沟道式半导体40B还必须形成掺杂柱400。

[0143] 请参照图4A-1，在形成沟道102之前，在半导体衬底100之中形成掺杂柱400a。掺杂柱400a的形成方法例如是在半导体衬底100中形成深沟道401。然后，在深沟道401中填入具有第二导电型掺质的外延材料。后续的步骤请参照图4B-1，则是形成沟道102。在此实施例中，沟道102的位置与掺杂柱400a相交替，且是与后续形成的栅极114相对应。

[0144] 之后，请参照图4C-1，依照上述的方法形成金氧半导体单元110。其阱区116与掺杂柱400a电性连接。然后，进行离子注入工艺，在沟道102的底部102a形成具有第一导电型的掺杂区104并在沟道102两侧的半导体衬底100的表面100b形成具有第一导电型掺杂区106。然后，在沟道102的侧壁形成间隙壁402，覆盖部分的掺杂区104。间隙壁402的材质与半导体衬底100不同，可以选择与半导体衬底100之间具有高蚀刻选择比的绝缘材料，例如是氧化硅或氮化硅或是其它具有相似性质者。间隙壁402的形成方法例如是利用化学气相沈积法。

[0145] 其后，请参照图4D-1，然后，以间隙壁402做为蚀刻掩模，蚀刻半导体衬底100，以在沟道102底部形成凹陷302。凹陷302使各掺杂区104分为两部分104a与104b。蚀刻的方法可以采用非等向性蚀刻法如干式蚀刻法或其它合适的方法。然后，进行离子注入工艺310，在凹陷302的底部302a的半导体衬底100中形成具有第二导电型掺质的掺杂区304。

[0146] 之后，请参照图4E-1，在掺杂区304的表面304a上形成保护层404。举例来说，可以在整个沟道102以及凹陷302中填满保护层404。保护层404的材质可以选择与半导体衬底100之间具有高蚀刻选择比的绝缘材料，例如是氧化硅或氮化硅或是其它具有相似性质者，其形成的方法例如是化学气相沈积法。然后，进行削减步骤115，形成与表面100b相对应的另一表面100c。此削减步骤115去除位于表面100b的掺杂区306，并留下掺杂柱400。削减步骤115可以采用研磨抛光工艺来施行。

[0147] 接着，请参照图4F-1，进行离子注入工艺408，在沟道102两侧的半导体衬底100的表面100c上形成掺杂区406。其后，请参照图4G-1，移除保护层404与间隙壁402。移除的方法可以采用干式蚀刻法或是湿式蚀刻法。之后再形成电性接触层108，完成沟道式半导体组件40B的制作。

[0148] 本发明上述实施例均可应用做为功率组件，包括电源供应器、整流器、低压马达控制器，但并不以此为限，具有类似功用的装置亦是本发明可以应用的范围。

[0149] 综合以上所述，本发明上述实施例的各种半导体组件可以具有或同时具有降低组件的导通状态的阻值、减少电流路径上的阻值、降低接触电阻等优点。而所提供的各种半导体组件的制造方法则可以利用简单的工艺来制作，其不仅可以减少工艺以及材料的成本，还可避免芯片在制造的过程中变形。

[0150] 虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的申请专利范围所界定者为准。

[0151] 以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。