NAND闪速存储器中的分级共同电源线结构

摘要

一般的NAND闪速单元块中的每个存储器单元串连接到共同电源线(CSL)。要施加到CSL上的值集中产生并将其分布到对应于每个NAND闪速单元块的本地开关逻辑单元。对于电源线页面编程，分布线可称为全局共同电源线(GCSL)。NAND闪速单元块的阵列中，一次只选择一个NAND闪速单元块进行编程。为了降低功耗，只有所选NAND闪速单元块接收CSL线上的值，该值指示GCSL上的值。此外，可通过激活的到地连接禁用未选NAND闪速单元块的CSL。

权利要求

1.一种用于降低包括多个NAND闪速存储器块的存储装置中电源线页面编程引起的功耗的本地开关逻辑单元，其中，所述多个NAND闪速存储器块中的每一个被耦合到一个本地开关逻辑单元并且被连接到本地共同电源线，所述本地开关逻辑单元包括：第一半导体开关，用于选择性地允许在全局共同电源线上接收的信号传输到所述本地共同电源线上的所述多个NAND闪速存储器块中的一个；以及第二半导体开关，用于选择性地将预定电压施加到所述本地共同电源线。

2.根据权利要求1所述的本地开关逻辑单元，其中，所述第一半导体开关是n型金属氧化物半导体（NMOS）晶体管。

3.根据权利要求2所述的本地开关逻辑单元，其中，所述第二半导体开关是n型金属氧化物半导体（NMOS）晶体管。

4.根据权利要求1所述的本地开关逻辑单元，还包括第一输入线，用于接收指示所述多个NAND闪速存储器块中的一个被选中的电压电平。

5.根据权利要求1所述的本地开关逻辑单元，还包括第二输入线，用于接收指示所述多个NAND闪速存储器块中的一个未被选中的电压电平。

6.根据权利要求1所述的本地开关逻辑单元，其中所述预定电压是地。

7.一种用于降低包括NAND闪速存储器串的块中电源线页面编程引起的功耗的方法，所述NAND闪速存储器串连接到本地共同电源线，所述方法包括：接收所述包括NAND闪速存储器串的块被选中的指示；

响应于接收到所述选中指示，允许在全局共同电源线上接收的信号传输到所述本地共同电源线上的所述包括NAND闪速存储器串的块；

接收使能指示；以及

响应于接收到所述使能指示，隔离所述本地共同电源线和预定电压。

8.根据权利要求7所述的方法，其中所述预定电压是地。

9.一种用于降低包括NAND闪速存储器串的块中电源线页面编程引起的功耗的方法，所述NAND闪速存储器串连接到本地共同电源线，所述方法包括：接收所述包括NAND闪速存储器串的块未被选中的指示；

响应于接收到所述指示，隔离全局共同电源线和所述包括NAND闪速存储器串的块的所述本地共同电源线；

接收禁用指示；以及

响应于接收到所述禁用指示，将所述本地共同电源线连接到预定电压。

10.根据权利要求9所述的方法，其中所述预定电压是地。

11.一种存储器阵列，包括：

多个NAND闪速存储器块，所述多个NAND闪速存储器块中的每一个包括多个NAND闪速存储器串，所述多个NAND闪速存储器串中的每个NAND闪速存储器串耦合到本地开关逻辑单元并且连接到本地共同电源线；

所述本地开关逻辑单元，包括：

第一半导体开关，用于选择性地允许在全局共同电源线上接收的信号传输到所述本地共同电源线上的所述多个NAND闪速存储器块中的一个；以及第二半导体开关，用于选择性地将预定电压施加到所述本地共同电源线。

12.根据权利要求11所述的存储器阵列，其中，所述第一半导体开关是n型金属氧化物半导体（NMOS）晶体管。

13.根据权利要求12所述的存储器阵列，其中，所述第二半导体开关是n型金属氧化物半导体（NMOS）晶体管。

14.根据权利要求11所述的存储器阵列，其中所述本地开关逻辑单元还包括第一输入线，用于接收指示所述多个NAND闪速存储器块中的一个被选中的电压电平。

15.根据权利要求14所述的存储器阵列，还包括与所述多个NAND闪速存储器块中的所述一个相关联的行解码器，用于接收行预解码信号，并基于所述行预解码信号在所述第一输入线上提供指示所述多个NAND闪速存储器块中的所述一个被选中的电压电平。

16.根据权利要求15所述的存储器阵列，其中所述本地开关逻辑单元还包括第二输入线，用于接收指示所述多个NAND闪速存储器块中的所述一个未被选中的电压电平。

17.根据权利要求16所述的存储器阵列，还包括与所述多个NAND闪速存储器块中的所述一个相关联的本地电荷泵，用于从所述行解码器接收锁存信号，并基于所述锁存信号向所述第二输入线提供指示所述多个NAND闪速存储器块中的所述一个未被选中的电压电平。

18.根据权利要求17所述的存储器阵列，其中所述本地开关逻辑单元还包括第三半导体开关，用于选择性地允许在接地选择线上将接地选择信号传输给所述多个NAND闪速存储器块中的所述一个中的所述多个NAND闪速存储器串。

19.根据权利要求18所述的存储器阵列，其中基于所述第二输入线上的所述锁存信号传输所述接地选择信号。

20.根据权利要求11所述的存储器阵列，其中所述预定电压是地。

说明书

NAND闪速存储器中的分级共同电源线结构

[0001] 相关申请

[0002] 本发明要求2007年12月21日提交的美国临时专利申请No.61/015,909的优先权，在此通过引用并入其全部内容。

技术领域

[0003] 本发明总体涉及NAND(与非)闪速存储器，具体涉及用于这种存储器的分级的共同电源线结构。

背景技术

[0004] NAND闪速存储器被提出作为替代个人计算机(PC)系统和服务器中长期使用的硬盘驱动器的主要存储部件。NAND闪速存储器用“穿隧注入”进行写入，用“穿隧释放”进行擦除。这种写入和擦除使用也称为Fowler-Nordheim穿隧注入的量子隧穿效应，其中，通过一层薄的电绝缘层(栅极氧化物)将载流子注入电导体。

[0005] NAND闪速存储器在半导体存储器系统中的最新扩展可至少部分归因于相对低的功耗特征，这使NAND闪速存储器特别适用于移动产品。

[0006] NAND闪速存储器被布置成多个闪速存储单元串。位线和每个NAND存储单元串相关联。字线横过多个NAND存储单元串。因而，通过选择(即通过在其上施加适当的电压)特定位线和特定字线，可以选择特定闪速存储单元进行写入。

[0007] 对闪速存储单元进行编程时，向闪速存储单元的控制栅极施加编程电压，且将和包括该闪速存储单元的NAND存储单元串相关联的位线接地。来自p阱的电子注入闪速存储单元的浮接栅极。随着电子在浮接栅极聚集，浮接栅极带有负电荷，闪速存储单元的门限电压升高。为了向被编程的闪速存储单元的控制栅极施加编程电压，将该编程电压施加到适当的字线上。字线还连接到使用同一字线的每个其他NAND存储单元串的一个闪速存储单元的控制栅极。希望对字线上的一个闪速存储单元进行编程而不对连接到同一字线的其他闪速存储单元进行编程时会出现问题。由于将编程电压施加到连接到字线的所有闪速存储单元的控制栅极，字线上的未选的闪速存储单元(不对其编程的闪速存储单元)，特别是和所选进行编程的闪速存储单元相邻的闪速存储单元可能会无意中被编程。对所选字线上的未选闪速存储单元的无意编程称为“编程干扰”。

[0008] 可用几种技术来防止编程干扰。一种称为“自增压”的方法中，在编程中，将未选位线电隔离，向未选字线施加传输电压(pass voltage)(例如10V)。未选字线和未选位线耦合，使未选位线的沟道中存在电压(例如8V)，从而倾向于降低编程干扰。自增压使得沟道中存在电压增加。电压增加倾向于降低穿隧氧化物上的电压并降低编程干扰。

[0009] 工艺技术的最新改进使得可实现更小的晶体管，并且降低了主电源电压(VDD)电平。这种VDD电平降低用于防止由对薄栅极氧化物隧穿操作的高电应力造成的晶体管损坏。

[0010] 然而，VDD电平降低减小了上述自增压编程方法(其中未选位线是电隔离的)的效用。为了防止在与向其施加编程高电压(Vpgm)的字线连接的闪速存储单元沟道中的编程干扰，相关的编程抑制位线电压(至少VDD)应该保持尽可能高。

附图说明

[0011] 根据下文结合附图的详细描述，实施例的其他特征和益处将变得显而易见，其中：

[0012] 图1示出一对NAND存储单元串；

[0013] 图2是根据实施例的包括多个NAND闪速单元块的分级共同电源线结构的框图，每个NAND闪速单元块和本地开关逻辑单元和组合的行解码器和字线驱动器相关；

[0014] 图3是图2的一个NAND闪速单元块的框图，其具有相关的本地开关逻辑单元和组合的行解码器和字线驱动器；

[0015] 图4是图3中组合的行解码器和字线驱动器的框图，其包括行解码器、本地电荷泵和字线驱动器；

[0016] 图5A是图4行解码器的示意图；

[0017] 图5B是图4行解码器的时序图；

[0018] 图6是图4本地电荷泵的示意图；

[0019] 图7是图4字线驱动器的示意图；

[0020] 图8是图3中本地开关逻辑单元的框图；

[0021] 图9示出图3中NAND闪速单元块的元件；以及

[0022] 图10是图3中具有相关的本地开关逻辑单元和组合的行解码器和字线驱动器的NAND闪速单元块的时序图。

具体实施方式

[0023] 为了解决NAND闪速存储器在低功率和低电压操作时的期望高VCC的问题，Ken Takeuchi等(下文称为“Takeuchi”)提出了“A Source-LineProgramming Scheme For Low-Voltage Operation NAND Flash Memories”，Journal of Solid State Circuits，Vol.35 No.5，2000年5月。

[0024] Takeuchi的图5所示的编程干扰时间定义为Vth偏移1.5V的时间。通过0V位线可实现所选单元的编程，然后，将该单元编程为具有高Vth值作为编程后状态(逻辑上为“0”)。因而，未选单元晶体管沟道的自增压电平对于抑制由具有高编程电压(参看Takeuchi的图
2)的相同字线连接造成的编程干扰非常重要。然而，Takeuchi没有提供未选单元晶体管沟道内的更高自增压电平。

[0025] 在本发明申请人2008年2月6日提交的美国申请序列号11/026,825，“Source Side Asymmetrical Precharge Programming Scheme”中，发明人提出用于编程NAND存储单元串的方法，以降低编程干扰和Vpass干扰。在此通过引用将美国申请序列号11/026,825的内容并入。

[0026] 该方法包括用正向偏置的电源线对NAND串进行不对称预充电，同时将位线和NAND串去耦合，之后，向所选存储单元施加编程电压，然后，施加位线数据。在不对称预充电并施加编程电压之后，将所有所选存储单元设为编程抑制状态，同时，将所选存储单元和其各自NAND串中的其他存储单元去耦，将其沟道本地增压到可有效抑制编程的电压。VSS偏置的位线将本地增压的沟道放电到VSS，从而，使得发生对所选存储单元的编程。VDD偏置的位线对于预充电的NAND串没有影响，因而，保持NAND串中的存储单元的编程抑制状态。

[0027] 图1示出两个NAND存储单元串。如从图1可见的，示例NAND存储单元串(见左侧)包括位线102和可选择的32个串联的浮接栅极存储单元，每个浮接栅极存储单元的浮接栅极连接到相应字线，字线标号为WL0、WL1、WL2…WL30、WL31。用参考标号104指示32个串联的浮接栅极存储单元最上面的一个示例浮接栅极存储单元。示例NAND存储单元串还包括串选择晶体管106，其漏极连接到位线102，源极连接到示例浮接栅极存储单元104的漏极。串选择晶体管106的栅极连接到串选择线(SSL)。

[0028] 示例NAND存储单元串包括接地选择晶体管108，其漏极连接到32个串联的浮接栅极存储单元中最下面的浮接栅极存储单元的源极。接地选择晶体管108的源极连接到本地共同电源线(CSL)。接地选择晶体管108的栅极连接到接地选择线(GSL)。

[0029] 通常，将多个NAND存储单元串组合成块，其中，对于给定块，每个NAND存储单元串共用字线、接地选择线、本地共同电源线和串选择线。然后将这种块排列成块阵列。

[0030] 公知的是，用主核心控制块来控制CSL信号电平，对于整个块阵列而言可能只有一个主核心控制块。这种情况下，将CSL信号发送给阵列中所有的块。这种CSL可以称为全局共同电源线(GCSL)。Chavallier等人的美国专利6,914,813“Segmented Non-Volatile Memory Block With MultipleSources Having Improved Source Line Decode Circuitry”(下文称为“Chavallier”)公开了全局电源线和本地电源线。Chavallier公开了为不同块提供不同的电源线。

[0031] Chavallier的图9示出所选块上的一个字线以Vpgm偏置且所选块的其余字线以Vpass偏置时本地电源线控制和用于页面编程操作的概念性全局和本地电源线结构。然而，Chavallier没有提供足以用于电源线编程方案的逻辑组合。

[0032] 当在NAND闪速存储器中使用电源线编程方案时，将GCSL电平发送给阵列中的所有块。因而，发生GCSL电平改变操作时，例如，在编程操作之后，阵列中每个块的GCSL电平从高电压向接地的切换会花费时间且消耗功率。

[0033] 一个实施例中，多个NAND闪速单元块中的每个NAND闪速单元块和一个本地开关逻辑单元相关联。本地开关逻辑单元用于选通GCSL电平，以在相关联的NAND闪速单元块是所选NAND闪速单元块时，仅将GCSL电平传送给该相关联的NAND闪速单元块。如图8所示，根据一个实施例的本地开关逻辑单元208包括通常不存在的两个晶体管(802、804)。在增加了所提出的逻辑后，可以降低由电源线编程引起的功耗。

[0034] 根据一个实施例，提供了一种用于降低包括NAND闪速存储器串的块中电源线页面编程引起的功耗的本地开关逻辑单元，这些NAND闪速存储器串连接到一个本地共同电源线。本地开关逻辑单元包括：第一半导体开关，用于选择性地允许在全局共同电源线上接收的信号传输到本地共同电源线上的所述包括NAND闪速存储器串的块；以及第二半导体开关，用于选择性地将预定电压施加到所述本地共同电源线。

[0035] 根据另一个实施例，提供了一种用于降低在包括NAND闪速存储器串的块中进行电源线页面编程引起的功耗的方法，这些NAND闪速存储器串连接到本地共同电源线。该方法包括：接收所述包括NAND闪速存储器串的块被选中的指示；而且，响应于接收到所述选中指示，允许在全局共同电源线上接收的信号传输到本地共同电源线上的所述包括NAND闪速存储器串的块。该方法还包括：接收使能指示；以及响应于接收到所述使能指示，隔离本地共同电源线和预定电压。

[0036] 根据另一个实施例，提供了一种用于降低在包括NAND闪速存储器串的块中进行电源线页面编程引起的功耗的方法，这些NAND闪速存储器串连接到一个本地共同电源线。该方法包括：接收所述包括NAND闪速存储器串的块未被选中的指示；以及响应于接收到所述指示，隔离全局共同电源线和所述包括NAND闪速存储器串的块的本地共同电源线。本方法还包括：接收禁用指示；以及响应于接收到所述禁用指示，将本地共同电源线连接到预定电压。

[0037] 根据另一个实施例，提供了一种存储器阵列。该存储器阵列包括：NAND闪速单元块，所述NAND闪速单元块包括多个NAND闪速存储器串，所述多个NAND闪速存储器串中的每个NAND闪速存储器串连接到一个本地共同电源线；以及本地开关逻辑单元。该本地开关逻辑单元包括：第一半导体开关，用于选择性地允许在本地共同电源线上将信号传输到NAND闪速单元块中的多个NAND闪速存储器串，其中在全局共同电源线上接收所述信号；以及第二半导体开关，用于选择性地将预定电压施加到本地共同电源线。

[0038] 通过研读下面结合附图对本发明具体实施例的描述，本发明的其他方面和特征对本领域技术人员就是显见的。

[0039] 图2示出NAND闪速单元块202的示例阵列200。如本领域技术人员所清楚的，简化了阵列200，以便于图示。已知的NAND闪速单元块的多个阵列包括在单个阵列或平面结构中的至少2048个NAND闪速单元块。每个NAND闪速单元块202和本地开关逻辑单元208以及组合的行解码器和字线驱动器210相关联，并且接收来自该本地开关逻辑单元208以及来自该组合的行解码器和字线驱动器210的输入。特别地，每个本地逻辑开关单元208通信连接到相应的行解码器和字线驱动器210。阵列200还包括全局开关逻辑单元204，其接收来自电源线功率发生器206的输入，并通信连接到每个本地开关逻辑单元208。此外，行预解码器212通信连接到每个组合的行解码器和字线驱动器210。

[0040] 图3给出每个NAND闪速单元块202的详细图示。图3对本地开关逻辑单元208和NAND闪速单元块202之间的连接给出标示。具体而言，本地共同电源线(CSL)和接地选择线(GSL)将本地开关逻辑单元208连接到NAND闪速单元块202。

[0041] 图4示出示例性的组合的行解码器和字线驱动器210中的各部件。如图4所示，组合的行解码器和字线驱动器210包括连接到本地电荷泵404的行解码器402，本地电荷泵404进而连接到字线驱动器406。行解码器402还连接到行预解码器212。字线驱动器406通过多个字线连接到相关联的NAND闪速单元块202。此外，行解码器402和本地电荷泵404保持到本地开关逻辑单元208的连接。

[0042] 如图5A所示，行解码器402包括与门502，其被设置成接收来自行预解码器212的经预解码的行信息。感测晶体管504的栅极接收与门502的输出。一个实施例中，感测晶体管504是n型金属氧化物半导体(NMOS)晶体管。如MOS晶体管所固有的，感测晶体管504具有源极和漏极。感测晶体管504的源极连接到源极电源电压。感测晶体管504的漏极连接到NMOS锁存使能晶体管506的源极。锁存使能晶体管506的栅极接收来自一组周边块(未示出)中的一个的LCHBD信号。如从图5B的时序图可见的，LCHBD信号是防止由毛刺引起的错误解码的脉冲。锁存使能晶体管506的漏极连接到地址锁存器510的两个端子之一。如所示，地址锁存器510实现成交叉耦合的反相器。地址锁存器510的两个端子中的另外一个连接到NMOS重置晶体管508的漏极。重置晶体管508的栅极接收来自与从中接收LCHBD信号的周边块相同的周边块(未示出)的RST_BD信号。RST_BD信号是在开始新的解码操作之前产生的脉冲。如从图5B的时序图可见的，RST_BD信号将“BDLCH_out”初始化为低状态。连接到NMOS重置晶体管508的漏极的地址锁存器510的端子还可被视为行解码器402的两个输出之一BDLCH_out，而行解码器402的两个输出中的另一个“DIS_EN”是从锁存使能晶体管506的漏极获得的。

[0043] 图6中，将本地电荷泵404示为高电压开关装置，用于控制字线驱动器406和本地开关逻辑单元208中的晶体管。本地电荷泵404通常包括一个增强型NMOS晶体管610、两个耗尽型NMOS晶体管602、606、一个原生的NMOS晶体管608和双输入与非门604。当地址锁存器510的输出BDLCH_out是VDD且OSC振荡时(注意，本地电荷泵是公知电路)，本地电荷泵404的输出信号“BD_out”提升到Vhv 612。当相关联的NAND闪速单元块202被选中时，BD_OUT＝Vhv612。当相关联的NAND闪速单元块202未被选中时，BD_OUT＝VSS。

[0044] 图7示出字线驱动器406的细节，字线驱动器406接收BD_out信号，并将BD_out信号分发给多个NMOS晶体管的栅极。有32个字线的情况下，字线驱动器406中有33个NMOS晶体管：对应于每个字线有一个NMOS晶体管，还有一个串选择NMOS晶体管TSS。为示出简便，图7仅示出了对应于字线0、1、2、27、28、29、30和31的NMOS晶体管TS0、TS1、TS2…，TS27、TS28、TS29、TS30、TS31。

[0045] 除字线驱动器406之外，本地开关逻辑单元208还向NAND闪速单元块202提供输入。图8示出电源线页面编程方案中使用的本地开关逻辑单元208中的各元件。本地开关逻辑单元208包括接地选择线(GSL)晶体管802。图8所示的GSL晶体管802是NMOS晶体管，其源极接收来自行预解码器212的接地选择(GS)信号。此外，本地开关逻辑单元208包括共同电源线(CSL)晶体管804。图8所示的CSL晶体管804是NMOS晶体管，其源极连接到来自全局开关逻辑单元204的主电源线(GCSL)。和字线驱动器406中的晶体管相同的是，来自本地电荷泵404的BD_out信号是GSL晶体管802的栅极和CSL晶体管804的栅极上的信号。本地开关逻辑单元208从行解码器402接收的DIS_EN信号连接到放电晶体管806的栅极。放电晶体管806的源极接地，放电晶体管806的漏极连接到CSL晶体管804的漏极。

[0046] 图9示出NAND闪速单元块202中的各元件。如所知的，NAND闪速单元块202包括多个NAND存储单元串。图9中用参考标号900示出一个示例NAND存储单元串。示例NAND存储单元串900包括位线902和32个串联的浮接栅极存储单元，每个浮接栅极存储单元的浮接栅极连接到各个字线，字线标号为WL0、WL1、WL2…WL30、WL31。图9中用参考标号931指示32个串联的浮接栅极存储单元中最上面的一个示例浮接栅极存储单元。示例NAND存储单元串900还包括串选择晶体管904，其漏极连接到位线902，源极连接到示例浮接栅极存储单元931的漏极。串选择晶体管904的栅极连接到从字线驱动器406接收的串选择线(SSL)。

[0047] 示例NAND存储单元串900包括接地选择晶体管906，其漏极连接到32个串联的浮接栅极存储单元中最下面的浮接栅极存储单元的源极。接地选择晶体管906的源极连接到从本地开关逻辑单元208接收的CSL。接地选择晶体管906的栅极连接到从行预解码器212接收的GSL。

[0048] 示例NAND存储单元串900通过奇数位选择线(BSLo)晶体管908连接到共用的二维页面缓冲器910-0。示例NAND存储单元串900与另一个NAND存储单元串配对，后者通过偶数位选择线(BSLe)晶体管912连接到共用的二维页面缓冲器910-0。虽然位线置于列方向，逻辑上讲，闪速存储单元部分是由行地址选择的。对于图9的示例，其中NAND存储单元串成对且和共用的二维页面缓冲器910相关联，物理上讲字线是32个，但是，逻辑上讲，有64个字线。所关心的存储单元的行地址是奇数时，在奇数位选择线晶体管908的栅极施加高BSLo值，从而选择和奇数的第0个位线“B/L0o”相关联的示例NAND存储单元串900。发出读出操作时，向偶数位选择线晶体管912的栅极施加低BSLe值，从而不选择和偶数的第0个位线“B/L0e”相关联的NAND存储单元串。

[0049] 其他成对的NAND存储单元串与以下相关联：偶数的第32767个位线“B/L32767e”、奇数的第32767个位线“B/L32767o”以及第32767个共用的二维页面缓冲器910-32767；和，偶数的第34511个位线“B/L34511e”、奇数的第34511个位线“B/L34511o”以及第34511个共用的二维页面缓冲器910-34511。

[0050] 总而言之，图2的阵列200中，只有所选的NAND闪速单元块202在CSL上接收值，该值指示GCSL上的值。通过接地可禁用未选的NAND闪速单元块的CSL。

[0051] 操作时，从电源线功率发生器206接收用于全局开关逻辑单元204的功率。全局开关逻辑单元204在GCSL上输出电压电平。每个本地开关逻辑单元208接收GCSL上的信号。根据行预解码器212的输出，选择NAND闪速单元块202。

[0052] 和所选NAND闪速单元块202相关联的行解码器和字线驱动器210产生Vpgm电平作为BD_out。响应于BD_out上的Vpgm电平，和所选NAND闪速单元块202相关联的本地开关逻辑单元208在CSL上传输在全局共同电源线上接收的信号。

[0053] 和每个所选NAND闪速单元块202相关联的组合的行解码器和字线驱动器210在DIS_EN上产生VDD电平。响应于DIS_EN上的VDD电平，和所选NAND闪速单元块202相关联的本地开关逻辑单元208偏置放电晶体管806使得CLS接地。

[0054] 图10示出对应于图3的NAND闪速单元块202是所选NAND闪速单元块的情况时行解码器402和本地开关逻辑单元208的时序图。这一结构称为“分级的”，这是由于，在给定时刻，一个NAND闪速单元块202的位置高于其他NAND闪速单元块。

[0055] 图10中用t1001指示编程准备阶段。在编程准备阶段t1001，通过在RST_BD线上施加脉冲重置块解码器402。块解码器402中的地址锁存器510的输出BDLCH_out的电平变为0V。行预解码信号Xp/Xq/Xr/Xt一旦有效，块解码器402的锁存使能信号LCHBD就形成脉冲。在行预解码信号Xp/Xq/Xr/Xt匹配时，地址锁存器510的BDLCH_out上升到VDD。本地电荷泵404中，在图10覆盖的整个编程期间(t1到t7)，将Vhv设为Vpgm。响应于RST_BD线上的脉冲，和每个未选NAND闪速单元块202相关联的BD_out降低到0V。这样，未选块中的所有字线WL0、WL1、WL2…WL30、WL31、SSL、GSL和CSL都浮接。

[0056] 图10中用t1002指示的NAND串预充电阶段中，本地开关逻辑单元208接收到相应的NAND闪速单元块202被选中的指示。即，行解码器和字线驱动器210的输出信号BD_out上升到本地电荷泵404中的Vpgm(＝18V)。响应于向CSL晶体管804的栅极施加Vpgm电平的BD_out，CSL晶体管804允许在GCSL上接收的信号在CSL上传输到所选NAND闪速单元块202；相应地，CSL上升到V4(＝10V)。BD_out的信号上升到Vpgm的同时，来自行解码器402的锁存使能晶体管506的漏极的DIS_EN上的信号降低到接地，从而截止放电晶体管806，并隔离CSL和地。DIS_EN接地可被视为使能指示。

[0057] 对于未选的NAND闪速单元块202，BD_out保持接地，且和未选NAND闪速单元块202相关联的本地开关逻辑单元208可以认为BD_out接地指示没有选择该相关联的NAND闪速单元块202。由于CSL晶体管804栅极上的接地BD_out信号，CSL晶体管804保持截止，且GCSL和相关联NAND闪速单元块202的CSL隔离。将BD_out信号降低到接地的同时，来自行解码器402的锁存使能晶体管506的漏极的DIS_EN信号上升，从而导通放电晶体管
806，并且将CSL接地。DIS_EN上的高电压电平可视为禁用指示。

[0058] BD_out的改变导通字线驱动器406中的所有晶体管TSS、TS0到TS31和GSL晶体管802以及CSL晶体管804。除了Si+1之外的所有S信号上升到V2(Vpass＝10V)，同时Si+1上升到V3(Vdcp＝4V)，GSL上的信号上升到V5(Vgsl＝10V)。在NAND串预充电阶段t1002结束时，可认为所选NAND存储单元串是预充电了的。与所选NAND闪速单元块202相关联的本地开关逻辑单元208输出在CSL上的电平依照GCSL上的电平。

[0059] 图10中用t1003指示的增压阶段中，Si-1返回0V，GSL上的信号返回0V，所选Si上升到V1(Vpgm＝18V)，且NAND存储单元串中的所选浮动栅极存储单元的沟道从预充电的电平开始本地增压。

[0060] 图10中用t1004指示的位线数据加载阶段中，SS上升到VCC，以将位线电压加载到所选NAND串上。如果编程数据是1，位线电压是VCC，该电压保持所选浮动栅极存储单元中经预充电且经增压的沟道电压。如果编程数据是0，位线电压是0V，该电压使所选浮动栅极存储单元中经预充电且经增压的沟道电压放电。

[0061] 特别地，图10中用t1005指示的编程阶段的持续时间比图10中指示的其他阶段长。在编程阶段t1005期间中，保持所有信号电平。

[0062] 图10中用t1006指示的编程恢复阶段的第一部分中，可将对应于所选字线的Si放电到0V，以避免编程恢复期间出现意外编程。在图10中用t1007指示的编程恢复阶段的第二部分中，核心中所有其他信号，包括CSL上的信号都放电。

[0063] 如本领域技术人员清楚的，CSL晶体管804和放电晶体管806不一定必须是NMOS晶体管，根据相关阵列中使用的制造方法，其可以选自多种类型的半导体开关。

[0064] 因而，这里描述的分级的共同电源线结构偏置控制可以提供两大益处。一个益处是降低功耗。另一益处是，通过布置并激活放电晶体管806，和所选NAND闪速单元块202相关联的CSL可具有高电压电平，而和其他NAND闪速单元块202相关联的CSL则具有地电平，所以电源线编程电平(GCSL)可快速放电到地。如本领域技术人员清楚的，上述结构中，GCSL所感测到的容性负载比将GCSL提供给所有NAND闪速单元块的结构要明显低很多。

[0065] 上述本申请的实施例仅为示例之用。本领域技术人员可对特定实施例进行改变、修改和变化而不背离有所附权利要求限定的本发明范围。