开机重置电路

摘要

一种开机重置电路，包含：一电压比较器，用以依据一工作电压以输出一触发信号；一箝制信号产生器，耦接至该电压比较器，根据该触发信号的电位转换来产生一箝制信号，该箝制信号产生器包括：一反馈单元，用以依据该触发信号或该箝制信号来产生一反馈信号；及一输出单元，用以依据该反馈信号来更新该箝制信号；以及一判断器，耦接至该电压比较器与该箝制信号产生器，用以依据该触发信号与该箝制信号以输出一重置信号。

权利要求

1.一种开机重置电路，包含：

一电压比较器，用以依据一工作电压以输出一触发信号；

一箝制信号产生器，耦接至该电压比较器，根据该触发信号的电位转换来产生一箝制信号，该箝制信号产生器包括：一反馈单元，用以依据该触发信号或该箝制信号来产生一反馈信号；及一输出单元，用以依据该反馈信号来更新该箝制信号；以及一判断器，耦接至该电压比较器与该箝制信号产生器，用以依据该触发信号与该箝制信号以输出一重置信号，其中，该输出单元具有一输出逻辑单元及2N个彼此串接的触发器，且每一触发器具有一输入端、一第一输出端及一第二输出端，而第一级触发器的输入端会接收该反馈信号，前(2N-1)级触发器的第二输出端分别耦接下一级触发器的输入端，其中N为正整数；以及第奇数级触发器通过所具有的第二输出端来耦接该输出逻辑单元，第偶数级触发器是通过所具有的第一输出端来耦接该输出逻辑单元。

2.如权利要求1所述的开机重置电路，其中，该箝制信号产生器还包括：一延迟单元，耦接至该反馈单元，用以依据一时钟信号以延迟该触发信号，并输出一延迟信号至该反馈单元。

3.如权利要求2所述的开机重置电路，其中，该反馈单元具有：一寄存器，用以依据该触发信号以暂存该箝制信号；

其中，当该触发信号释放该延迟单元中的至少一延迟器时，该反馈单元重置该寄存器，使得该反馈单元依据该延迟信号以输出该反馈信号；以及当该触发信号重置该延迟单元中的至少一延迟器时，该反馈单元释放该寄存器，使得该反馈单元依据该延迟信号以及该寄存器的输出，以输出该反馈信号。

4.如权利要求1所述的开机重置电路，其中所述2N个彼此串接的触发器包括：一第一触发器，具有一第一数据输入端、一第一正相输出端以及一第一反相输出端；以及一第二触发器，具有一第二数据输入端、一第二正相输出端以及一第二反相输出端；

其中，该输出逻辑单元耦接至该第一反相输出端与该第二正相输出端；该第一反相输出端耦接至该第二数据输入端；以及该输出逻辑单元依据该第一反相输出端的输出信号与该第二正相输出端的输出信号以产生该箝制信号。

5.如权利要求4所述的开机重置电路，其中所述2N个彼此串接的触发器还包括：一第三触发器，具有一第三数据输入端、一第三正相输出端以及一第三反相输出端；以及一第四触发器，具有一第四数据输入端、一第四正相输出端以及一第四反相输出端；

其中，该第二反相输出端耦接至该第三数据输入端；该第三反相输出端耦接至该第四数据输入端；以及该输出逻辑单元依据该第一反相输出端的输出信号、该第二正相输出端的输出信号、该第三反相输出端的输出信号与该第四正相输出端的输出信号以产生该箝制信号。

6.如权利要求4所述的开机重置电路，其中该第一触发器与该第二触发器依据一时钟信号以分别地取样该第一数据输入端的输入数据与该第二数据输入端的输入数据。

7.如权利要求4所述的开机重置电路，其中该输出逻辑单元为一或非门。

8.如权利要求1所述的开机重置电路，其中该电压比较器为一模拟电路，该箝制信号产生器为一数字电路。

9.一种开机重置电路，包含：

一电压比较器，用以依据一工作电压以输出一触发信号；

一箝制信号产生器，耦接至该电压比较器，用以根据该触发信号的电位转换来产生一箝制信号；以及一判断器，耦接至该电压比较器与该箝制信号产生器，用以依据该触发信号与该箝制信号以输出一重置信号至一处理电路；

其中，该箝制信号产生器于该触发信号触发之前，预先地输出对应至一第一逻辑值的该箝制信号至该判断器，使该重置信号于该触发信号触发之前得稳定于一预定逻辑值，其中，该箝制信号产生器包括：一反馈单元，用以依据该触发信号或该箝制信号来产生一反馈信号；及一输出单元，耦接至该反馈单元，用以依据该反馈信号来更新该箝制信号，其中，该输出单元包括多个串接的触发器和一输出逻辑单元，该输出逻辑单元耦接至这些多个串接的触发器中的一第一触发器的一第一反相输出端与一第二触发器的一第二正相输出端。

10.如权利要求9所述的开机重置电路，其中所述多个串接的触发器包括：该第一触发器，具有一第一数据输入端、一第一正相输出端以及该第一反相输出端；以及该第二触发器，具有一第二数据输入端、该第二正相输出端以及一第二反相输出端；

其中，该第一反相输出端耦接至该第二数据输入端；以及该输出逻辑单元依据该第一反相输出端的输出信号与该第二正相输出端的输出信号以产生该箝制信号。

11.如权利要求10所述的开机重置电路，其中该输出逻辑单元为一或非门。

12.如权利要求9所述的开机重置电路，其中该箝制信号产生器还包括：一延迟单元，耦接至该反馈单元，用以依据一时钟信号以延迟该触发信号，并输出一延迟信号至该反馈单元。

13.如权利要求9所述的开机重置电路，其中该电压比较器为一模拟电路，该箝制信号产生器为一数字电路。

说明书

开机重置电路

技术领域

[0001] 本发明涉及一种信号产生技术，特别涉及一种用以产生一重置(reset)信号的开机重置电路。

背景技术

[0002] 一般而言，信号处理系统常需仰赖一重置信号来进行初始化，以明确地使系统从一预定状态开始运作，进而实现期望的效能。

[0003] 常见的重置信号产生方式多以模拟电路来呈现，图1即属其中一例。图1的开机重置电路7包含一电阻71、一电容72及一比较器73。一工作电压VDD通过电阻71对电容72充电。直到电容72跨压大于一参考电压，比较器73便使一重置信号从低电位转为高电位，进而驱动呈数字形式的信号处理系统6从初始模式进入运作模式。另一方面，当工作电压VDD被移除，电容72会释放电荷，而令比较器73将重置信号又转为低电位，以确保重置信号能够正确反应下一次的工作电压VDD传入。然而，电容72的充放电速度随着制程差异而改变，所以难以有效掌握不同开机重置电路7的重置信号发生转态的时间点。

[0004] 参阅图2，美国专利号6,970,026提出了另一模拟形式的开机重置电路8，包含了一振荡器81、一具有二个电容C1、C2的频率检测器82及一比较器83。振荡器81产生一振荡信号ck。且随着振荡信号ck的电位切换，频率检测器82根据一工作电压VDD来对所有电容C1、C2进行充放电，而促使比较器83改变一重置信号的电位。在这样的电路设计中，电容C1、C2的充放电速度只相依于振荡信号ck的切换频率，所以能较精确地预测重置信号的转态时间点。

[0005] 然而，模拟形式的开机重置电路7、8必须仰赖较大的工作电压VDD才能运作。因此，在工作电压VDD上升的过程中，常常会发生：重置信号尚未被正确送出，接收重置信号的后级信号处理系统6即先行进入运作模式。这将导致信号处理系统6无法由预定状态开始运作，而衍生出非预期的问题。

发明内容

[0006] 因此，本发明的目的，即在提供一种开机重置电路，产生一重置信号，且该重置信号不因制程差异而改变转态时间点，并能正确地初始化后级电路。

[0007] 于是，本发明开机重置电路包含：一电压比较器，用以依据一工作电压以输出一触发信号；一箝制信号产生器，耦接至该电压比较器，根据该触发信号的电位转换来产生一箝制信号，该箝制信号产生器包括：一反馈单元，用以依据该触发信号或该箝制信号来产生一反馈信号；及一输出单元，用以依据该反馈信号来更新该箝制信号；以及一判断器，耦接至该电压比较器与该箝制信号产生器，用以依据该触发信号与该箝制信号以输出一重置信号。其中，该输出单元具有一输出逻辑单元及2N个彼此串接的触发器，且每一触发器具有一输入端、一第一输出端及一第二输出端；而第一级触发器的输入端会接收该反馈信号，前(2N-1)级触发器的第二输出端分别耦接下一级触发器的输入端，其中N为正整数；以及第奇数级触发器通过所具有的第二输出端来耦接该输出逻辑单元，第偶数级触发器是通过所具有的第一输出端来耦接该输出逻辑单元。

[0008] 而本发明开机重置电路，包含：一电压比较器，用以依据一工作电压以输出一触发信号；一箝制信号产生器，耦接至该电压比较器，用以根据该触发信号的电位转换来产生一箝制信号；以及一判断器，耦接至该电压比较器与该箝制信号产生器，用以依据该触发信号与该箝制信号以输出一重置信号至一处理电路；其中，该箝制信号产生器在该触发信号触发之前，预先地输出对应至一第一逻辑值的该箝制信号至该判断器，使该重置信号在该触发信号触发之前得稳定于一预定逻辑值。其中，该箝制信号产生器包括：一反馈单元，用以依据该触发信号或该箝制信号来产生一反馈信号；及一输出单元，耦接至该反馈单元，用以依据该反馈信号来更新该箝制信号。其中，该输出单元包括多个串接的触发器和一输出逻辑单元，该输出逻辑单元耦接至这些多个串接的触发器中的一第一触发器的一第一反相输出端与一第二触发器的一第二正相输出端。

附图说明

[0009] 图1是一方块图，说明已知一开机重置电路；

[0010] 图2是一方块图，说明已知另一开机重置电路；

[0011] 图3是一方块图，说明本发明开机重置电路的优选实施例；

[0012] 图4是一时序图，说明重置信号因箝制信号而拉长第一次初始期间；

[0013] 图5是一方块图，说明本实施例的箝制信号产生器；及

[0014] 图6是一时序图，说明箝制信号产生器的操作。

[0015] 【主要元件符号说明】

[0016] 100..........电子系统

[0017] 1..............开机重置电路

[0018] 11............电压比较器

[0019] 12............箝制信号产生器

[0020] 121..........延迟单元

[0021] 122..........反馈单元

[0022] 123..........输出单元

[0023] 13............判断器

[0024] 2..............处理电路

[0025] 3..............振荡器

[0026] D1～3.......延迟器

[0027] G1...........反相器

[0028] G2...........反馈逻辑单元

[0029] G3...........输出逻辑单元

[0030] R1...........寄存器

[0031] FF1～4......触发器

具体实施方式

[0032] 有关本发明的前述及其他技术内容、特点与效果，在以下配合参考附图的一个优选实施例的详细说明中，将可清楚地呈现。

[0033] 参阅图3，本发明开机重置电路1的优选实施例适用于设置在一电子系统100内，包含彼此电连接的一电压比较器11、一箝制信号产生器12及一判断器13。电压比较器11为一模拟电路(即呈模拟形式)，且受一工作电压VDD控制而发出一触发信号。箝制信号产生器12，其为一数字电路(即呈数字形式)，根据触发信号产生一箝制信号，且判断器13会基于触发信号和箝制信号，来决定一重置信号的电位，进而驱动电子系统100中的一数字形式的处理电路2。

[0034] 较佳地，本例的判断器13具有一逻辑门，先取一相反于触发信号的反相信号，再对反相信号与箝制信号做「与(AND)」逻辑判断来得到重置信号。

[0035] 接下来，先说明电压比较器11的操作。电子系统100开机时，工作电压VDD由0(低电位)逐渐提升为高电位，因此，电压比较器11中的一待比较电压将逐渐地上升。当待比较电压大于一参考电压时，电压比较器11便使触发信号由低电位转为高电位，亦即「触发」该触发信号。之后，电压比较器11依据一电平控制信号而使触发信号切换于高电位与低电位间。

[0036] 参阅图4，本例进一步定义：触发信号处于高电位的期间是一「复位期间」，处于低电位的期间是一「等待期间」。举例来说，当电压比较器11是以已知图2电路来实现时，振荡器3产生的振荡信号ck就如同该电平控制信号，决定复位期间和等待期间的切换。

[0037] 再者，本例还定义：判断器13输出的重置信号也可依据电位区分成「初始期间」和「运作期间」，以驱动后级处理电路2进入初始模式或是运作模式。

[0038] 请再参阅图3和图4，为了确保处理电路2是由一预定状态开始运作，本实施例是要求：

[0039] (1)在触发信号的第一次「复位期间」之前，重置信号即呈现逻辑值0，而非未知(unknown)。

[0040] (2)重置信号的第一次「初始期间」延长到触发信号的第一次「复位期间」结束。

[0041] 如此确保处理电路2，能在触发信号的第一次「复位期间」开始前即操作于初始模式，并在此期间结束后才进入运作模式。其中，「第一次」期间是指电子系统100开机之后最早发生的对应期间。

[0042] 而箝制信号产生器12如何产生箝制信号，更说明如下。参阅图5，箝制信号产生器12会追随触发信号的第一次「复位期间」来令该箝制信号转态。箝制信号产生器12包括依序串接的一延迟单元121、一反馈单元122及一输出单元123。延迟单元121接收触发信号，并使其延迟。反馈单元122则是直接受触发信号控制，而选择送出经过延迟单元121延迟的信号，或是选择送出一源自于箝制信号的信号。且输出单元123再根据反馈单元122选出的信号，来更新箝制信号。

[0043] 更详细来说，延迟单元121具有依序串接的三个延迟器D1、D2、D3，反馈单元122具有一反相器G1、一寄存器R1及一个反馈逻辑单元G2(本例是指「或(OR)门」)，而输出单元123具有一个输出逻辑单元G3(本例是指「或非(NOR)门」)以及四个依序串接的第一～第四触发器FF1、FF2、FF3、FF4，且每一触发器FF1～FF4具有一输入端D、一第一输出端及一第二输出端。

[0044] 较佳地，第一输出端是指正相输出端Q，第二输出端是指反相输出端 且为了更严格区分，可称：第K触发器具有一第K数据输入端、一第K正相输出端以及一第K反相输出端，K＝1，2，3，4。

[0045] 其中，触发器FF1～FF3的 分别耦接下一级触发器FF2～FF4的D，且输出逻辑单元G3耦接触发器FF1、FF3的 以及触发器FF2、FF4的Q。而这也暗示着，触发器FF1是通过 来送出一第一逻辑信号给输出逻辑单元G3。当然，同理：触发器FF2～4分别是通过Q、 Q来送出一第二逻辑信号、一第三逻辑信号和一第四逻辑信号。

[0046] 此外，电子系统100还具有一振荡器3(如图3)，根据工作电压VDD来产生一周期为T的时钟信号，以供箝制信号产生器12运作依据。例如：每一触发器FF 1～4可分别依据该时钟信号取样所具有输入端D的输入数据。

[0047] 为了叙明箝制信号产生器12的操作，接下来更配合图6的时序加以解说。假设延迟器D1～D3送出的初始值均为0，并且触发器FF1～3都是送出初始值0给输出逻辑单元G3，只有触发器FF4送出初始值1，因此输出逻辑单元G3会产生0值的箝制信号。请注意，下文是以0值表示低电位，以1值表示高电位。

[0048] 在时间＝0～T：

[0049] 工作电压VDD因为电子系统100的开机而逐渐提升电位。不过，此时电压比较器11的待比较电压还未获得足够加压，所以触发信号延续低电位状态(未被触发)。

[0050] 另外，由于输出单元123中包含了多个串接的触发器，且输出逻辑单元G3接收了第一～第四逻辑信号，因此，如果触发器FF1～FF4只要有一输出信号为逻辑1时，箝制信号即为逻辑0。故在时间＝0～T，箝制信号产生器12将输出一逻辑0的箝制信号至判断器13，使得判断器13输出一正确的逻辑0的重置信号，以防止未知(unknown)逻辑值的重置信号输出至处理电路2。如此一来，处理电路2可在触发信号未触发之前，提早地操作于初始模式中。

[0051] 在时间＝2T：

[0052] 仍为低电位的触发信号，重置该延迟器D1，并通过反相器G1来释放寄存器R1。所以，延迟单元121中，延迟器D1根据在时间＝T的触发信号来输出一第一延迟信号，延迟器D2根据在时间＝T的第一延迟信号来输出第二延迟信号，并且延迟器D3根据在时间＝T的第二延迟信号来输出第三延迟信号。另一方面，反馈单元122中，被释放的寄存器R1则延迟箝制信号再输出，所以反馈逻辑单元G2根据第三延迟信号(0值)和寄存器R1的输出(0值)，而送出0值的反馈信号。

[0053] 并且，输出单元123中，由于反馈信号(0值)传入触发器FF1，所以触发器FF1～4受时钟信号控制而分别传送1、0、0、0，造成输出逻辑单元G3延续箝制信号为0。

[0054] 在时间＝3T、4T、5T：

[0055] 工作电压VDD仍不足以触发该触发信号，所以延迟器D1被重置，且寄存器R1被释放。

[0056] 对延迟单元121来说，第三延迟信号将持续0值。而对反馈单元122来说，电位不变的第三延迟信号和寄存器R1的输出，导致反馈逻辑单元G2仍送出0值的反馈信号。

[0057] 并且，输出单元123中，因为在时间＝2T时，触发器FF1～4分别送出1、0、0、0，所以在时间＝3T、4T、5T中，即使接收0值的反馈信号，触发器FF1～4送出的信号也不全为0，箝制信号也就不会转态。

[0058] 请注意，在另一态样中，如果在时间≥6T后，仍无触发信号(表示工作电压VDD仍不够高)进行触发，触发器FF1～4将停留在1、1、1、1的状态，箝制信号亦将保持在逻辑0，导致处理电路2一直处于初始模式。

[0059] 在时间＝6T：

[0060] 工作电压VDD大到足以触发该触发信号，因而开始了第一次「复位期间」，得以释放延迟器D1，并重置寄存器R1。由于寄存器R1的输出(重置为0值)直接传入反馈逻辑单元G2，所以此时为「或门」的反馈逻辑单元G2只受控于第三延迟信号。而这个时候，第三延迟信号还未受到触发信号影响，因此反馈信号保持0值。

[0061] 再者，输出单元123中，这些触发器FF1～4反映时间＝2T、3T、4T、5T收到的0值反馈信号，而都输出1值，导致箝制信号呈现低电位(0值)。

[0062] 在时间＝7T、8T：

[0063] 触发信号为高电位，延迟器D1仍被释放，且寄存器R1仍被重置。所以，反馈逻辑单元G2只受控于第三延迟信号。但这段期间中，第三延迟信号还不会追随触发信号的高电位，因此反馈信号保持0值。

[0064] 如时间＝6T般，输出单元123也是送出0值的箝制信号。

[0065] 在时间＝9T：

[0066] 触发信号为高电位，所以反馈逻辑单元G2只受控于第三延迟信号。由在此时第三延迟信号会追随触发信号的高电位，反馈信号遂转为1值。

[0067] 但是，此时输出单元123中，第一逻辑信号～第四逻辑信号分别反映时间＝5T、6T、7T、8T收到的0值反馈信号，所以仍保持0值的箝制信号。

[0068] 在时间＝10T、11T、12T：

[0069] 触发信号为高电位，所以反馈逻辑单元G2只受控于第三延迟信号。且此时第三延迟信号仍追随触发信号的高电位，所以反馈信号保持为1值。

[0070] 而第一逻辑信号～第四逻辑信号逐渐受到第三延迟信号(1值)的影响，但仍保持此四逻辑信号不全为0，因此箝制信号的电位不变(0值)。

[0071] 在时间＝13T：

[0072] 触发信号为高电位，所以反馈逻辑单元G2只受控于第三延迟信号。且此时第三延迟信号仍会追随触发信号的高电位，所以反馈信号保持为1值。

[0073] 而输出单元123中，第一逻辑信号～第四逻辑信号分别反映时间＝9T、10T、11T、12T收到的1值反馈信号，导致箝制信号转为1值。

[0074] 在时间＝14T：

[0075] 箝制信号转态为0后，电压比较器11换成受该电平控制信号控制而使触发信号切换成0，并结束第一次「复位期间」。所以，延迟器D1被重置，且寄存器R1被释放。

[0076] 所以，寄存器R1延迟箝制信号(1值)，造成为「或门」的反馈逻辑单元G2送出1值的反馈信号，并间接限制箝制信号为1。

[0077] 并且，在这个时候，开机重置电路1会同时满足触发信号为0且箝制信号为1，而令判断器13结束重置信号的第一次「初始期间」，且开始进入「运作期间」(如图4)。

[0078] 在时间＝15T及其后：

[0079] 触发信号处于「等待时间」，所以延迟器D1被重置，寄存器R1被释放。并且，基于「或门」反馈逻辑单元G2的逻辑特性，寄存器R1会一直追随高电位(1值)的箝制信号，进而限制随后更新的箝制信号持续为1值，不再受到触发信号的影响。

[0080] 如图4所示，此后，重置信号会忠实地反映触发信号的每一次「复位期间」，而初始化后级处理电路2；或是忠实地反映的每一段「等待期间」来驱使处理电路2进入运作模式。也就是说，重置信号在第一次「初始期间」结束后，密切随着电平控制信号来结束或开始相关的期间。

[0081] 且值得注意的是，延迟单元121必须至少具有二个串接的延迟器D1、D2，来解决触发信号不同步于时钟信号的问题，并且在触发信号为低电位的状况下，还要能让反馈单元优先受控于箝制信号。而随着延迟器的数目增加，更能让延迟单元121所延迟的信号有效同步于时钟信号，也能免除触发信号所载噪声的穿透(transparency)。

[0082] 再者，详观图6的时间6T～13T，可以发现：当触发信号转为高电位时，必须经过三个延迟器D1～D3与四个触发器FF1～FF4的延迟(共7T)，才会令箝制信号转态。也就是说，使用越多的延迟器与触发器，触发信号和箝制信号的转态时差会跟着拉长。

[0083] 且值得注意的是，本实施例必须在箝制信号初始值为0的前提下，重置信号才能有效反映触发信号的第一次「复位期间」。这代表本例的首要条件是：该四个逻辑信号的初始值不全为0。由于电子系统100刚开机时，所有触发器FF1～FF4的初始值都未定，而为了满足首要条件，较佳地，是使该四个触发器FF1～FF4用以耦接输出逻辑单元G3的引脚不全为正相输出端，或是不全为反相输出端。

[0084] 这是因为：同一次制程所产生的多数触发器，对应正相输出端送出初始值0的机率P都相同。如果所有用以耦接输出逻辑单元G3的引脚都是选用正相输出端，那么「不满4
足」首要条件的机率为P。这样一来，当P≥0.5时，「不满足」首要条件的机率会偏高；而当P＜0.5时，「不满足」首要条件的机率却会偏低。因此导致难以有效预测箝制信号初始值是否为0。所以，较为折衷的做法是：使该四个触发器FF1～FF4用以耦接输出逻辑单元G3的引脚不全为Q，或是不全为

[0085] 进一步地，在一实施态样中，也可以只选用两个触发器FF1～2，且输出逻辑单元G3耦接其中一触发器FF1的Q，并耦接另一触发器FF2的 而在又一实施态样中，也可以根据图5触发器FF1～FF4的连接方式，将偶数个触发器串接在一起，来送值给逻辑输出单元G3。且串接触发器的数目越多，箝制信号初始值为0的机率就越高。

[0086] 此外，本例判断器13所采用的逻辑门，是使重置信号于「初始期间」为0，在「运作期间」为1，所以是产生一种属于低电压动作(1ow-active)的重置信号。当然，如果后级处理电路2需要的是属于高电压动作(high-active)的重置信号，那么本例判断器13还可还具有一接收该逻辑门的输出的反相器(图未示)，以符合要求。或者，也可以用其他等效逻辑门来取代整个判断器13。

[0087] 综上所述，本实施例开机重置电路1设计了一数字形式的箝制信号产生器12辅助地搭配模拟形式的电压比较器，以产生一重置信号至处理电路2中。如此一来，能确保处理电路2，在触发信号的第一次「复位期间」开始前即操作于初始模式，并在此期间结束后才进入运作模式，来增加系统的稳定性。此外，处理电路2进入运作模式的时间点取决于延迟器与触发器的数目，而不是受制程影响，故确实能达成本发明的目的。

[0088] 然而以上所述仅为本发明的优选实施例而已，应当不能以此限定本发明实施的范围，即大凡依本发明申请专利范围及发明说明内容所作的简单的等效变化与修饰，皆仍属本发明专利涵盖的范围内。