本发明提供一种背面受光成像传感器，其包括具有P-型区的半导体层。正面及背面P+掺杂层形成于该半导体层内。具有光电二极管的成像像素形成于该半导体层内，其中该光电二极管是在该半导体层的P-型区内、于该正面P+掺杂层与该背面P+层之间形成的N-区。
1.一种互补金属氧化物半导体(″CMOS″)背面受光成像传感器，其包含：半导体层，其具有P-型区；
成像像素，其具有形成于该半导体层内的光电二极管，其中该光电二极管是在该半导-体层的P-型区中且在该正面P+掺杂层与该背面P+层之间所形成的N 区；
其中背面P+掺杂层在该半导体层的背面具有第一离子浓度并且在离该半导体层的背面的一距离处具有第二离子浓度，其中该第一离子浓度大于该第二离子浓度。
2.如权利要求1所述的背面受光成像传感器，其中该背面P+掺杂层是硼掺杂层。
3.如权利要求2所述的背面受光成像传感器，其中该硼掺杂层包括氟化硼(BF2)。
4.如权利要求2所述的背面受光成像传感器，其中该硼掺杂层包括自二硼烷(B2H6)源中获得的硼。
5.如权利要求2所述的背面受光成像传感器，其中该硼掺杂层具有经选定以增加该成像像素的量子效率的离子浓度。
6.如权利要求2所述的背面受光成像传感器，其中该硼掺杂层具有经选定以减少暗电流及白像素缺陷中的一个或多个的离子浓度。
7.如权利要求6所述的背面受光成像传感器，其中该硼掺杂层在该半导体层的背面具有第一离子浓度并且在离该半导体层的背面的一距离处具有第二离子浓度，其中该第一离子浓度大于该第二离子浓度。
8.如权利要求7所述的背面受光成像传感器，其中该第一离子浓度在1×10 离子/cm
9.如权利要求7所述的背面受光成像传感器，其中该第二离子浓度在1×10 离子/cm
10.如权利要求9所述的背面受光成像传感器，其中该第二离子浓度与该半导体层的背面之间的距离在50nm至400nm的范围内。
11.如权利要求9所述的背面受光成像传感器，其中该第二离子浓度与该半导体层的背面之间的距离在80nm至200nm的范围内。
12.如权利要求7所述的背面受光成像传感器，其中该半导体层的背面与该半导体层的正面之间的距离是经选定的以增加该成像像素的量子效率。
13.如权利要求12所述的背面受光成像传感器，其中该成像像素是1.75微米的CMOS背面受光成像像素，且该半导体层的背面与正面之间的距离在2微米至4微米的范围内。
14.如权利要求12所述的背面受光成像传感器，其中该成像像素是1.75微米的CMOS背面受光成像像素，且该半导体层的背面与正面之间的距离在2.3微米至3.5微米的范围内。
15.如权利要求12所述的背面受光成像传感器，其中该成像像素是1.4微米的CMOS背面受光成像像素，且该半导体层的背面与正面之间的距离在1.5微米至3.0微米的范围内。
16.如权利要求12所述的背面受光成像传感器，其中该成像像素是1.4微米的CMOS背面受光成像像素，且该半导体层的背面与正面之间的距离在1.9微米至2.7微米的范围内。
17.如权利要求1所述的背面受光成像传感器，其中该成像像素进一步包括：浮动扩散区，其在该半导体层内，紧接着该半导体层的正面；及转移栅极，其被耦合于该光电二极管与该浮动扩散区之间。
18.如权利要求1所述的背面受光成像传感器，其进一步包含：微透镜，其在该背面P+掺杂层之下被设置于该半导体层的背面上，且经光学对准以使光透过该半导体层的背面、透过该背面P+掺杂层并聚焦到该光电二极管之上；及彩色滤光片，其被设置于该微透镜与该光电二极管之间以过滤该光。
19.如权利要求18所述的背面受光成像传感器，其进一步包含防反射涂层，该防反射涂层被设置在该彩色滤光片与该半导体层的背面之间以基本上防止光的反射。
20.一种用于操作背面受光成像传感器的方法，其包含：在半导体层的背面接收光学信号；
透过背面P+掺杂层传输该光学信号，该背面P+掺杂层是形成于该半导体层的背面与该半导体层内所形成的成像像素的光电二极管之间，其中该光电二极管是在该半导体层的-P-型区内形成的N 区；
固定该光电二极管以使一正面P+掺杂层形成于该半导体层的正面与该光电二极管之间；及用该光电二极管响应于该光学信号来产生电信号；
其中背面P+掺杂层在该半导体层的背面具有第一离子浓度并且在离该半导体层的背面的一距离处具有第二离子浓度，其中该第一离子浓度大于该第二离子浓度。
21.如权利要求20所述的方法，其中该背面P+掺杂层是硼掺杂层。
22.如权利要求21所述的方法，其中该硼掺杂层在该半导体层的背面具有第一离子浓度并且在离该半导体层的背面的一距离处具有第二离子浓度，其中该第一离子浓度大于该第二离子浓度。
23.如权利要求20所述的方法，其中该成像像素是互补金属氧化物半导体(″CMOS″)背面受光成像像素。
半导体层，其具有正面及背面，该半导体层具有互补金属氧化物半导体(″CMOS″)背面受光成像像素阵列，其中每一个成像像素包括：P-型区；
光电二极管，其形成于该半导体层内，其中该光电二极管是在该P-型区内且在该正面-P+掺杂层与该背面P+层之间所形成的N 区；
其中背面P+掺杂层在该半导体层的背面具有第一离子浓度并且在离该半导体层的背面的一距离处具有第二离子浓度，其中该第一离子浓度大于该第二离子浓度。
25.如权利要求24所述的成像传感器，其中该背面P+掺杂层是硼掺杂层。
26.如权利要求25所述的成像传感器，其中该硼掺杂层在该半导体层的背面具有第一离子浓度并且在离该半导体层的背面的一距离处具有第二离子浓度，其中该第一离子浓度大于该第二离子浓度。
27.如权利要求24所述的成像传感器，其中每一个成像像素进一步包括：浮动扩散区，其形成于该半导体层内；及
转移栅极，其被耦合于该光电二极管与该浮动扩散区之间。
28.一种制造互补金属氧化物半导体(″CMOS″)背面受光成像像素阵列的方法，其包含：在半导体层内从该半导体层的正面起制造多个光电二极管，其中多个光电二极管是在-P-型区内形成的N 区；
从该半导体层的正面起在该半导体层内注入正面P+掺杂层；及-
从该半导体层的背面起在该半导体层内注入背面P+掺杂层，其中该N 区被设置在该正面P+掺杂层与该背面P+掺杂层之间；
其中背面P+掺杂层在该半导体层的背面具有第一离子浓度并且在离该半导体层的背面的一距离处具有第二离子浓度，其中该第一离子浓度大于该第二离子浓度。
29.如权利要求28所述的方法，其进一步包含从该半导体层的背面激光退火该背面P+掺杂层。
30.如权利要求28所述的方法，其中该背面P+掺杂层是一硼掺杂层。
31.如权利要求30所述的方法，其中该硼掺杂层在该半导体层的背面具有第一离子浓度并且在离该半导体层的背面的一距离处具有第二离子浓度，其中该第一离子浓度大于该第二离子浓度。
32.如权利要求31所述的方法，其中该第一离子浓度与该第二离子浓度之间的离子浓度的斜率是经选定的以增加该成像像素阵列的量子效率。
具有背面P+掺杂层的背面受光成像传感器
[0001] 本发明大致上是关于成像传感器，特定言之是关于但不限于背面受光成像传感器。
技术领域
[0002] 本申请主张2008年2月8日申请的美国临时申请第61/027,368号的权利，该申请以引用的方式并入本文中。现有技术
[0003] 现今许多半导体成像传感器是正面受光。即，它们包括构建于一半导体晶片的正面上的成像阵列，其中从该相同正面在成像阵列处接收光。然而，正面受光成像传感器有许多缺点，其中之一是受限的填充因子。
[0004] 背面受光成像传感器是正面受光成像传感器的一替代品，其解决与正面受光相关联的填充因子问题。背面受光成像传感器包括构建于半导体晶片的正面上的成像阵列，但其透过晶片的背面接收光。然而，为检测来自背面的可见光，晶片必须极薄。晶片的背面上可包括微透镜以改良背面受光传感器的灵敏度。可最优化晶片的厚度以改良频谱性能及减少串扰。即，由于最终半导体晶片厚度增加，光可被晶片更有效地收集。对于在被吸收之前更深地穿入硅中的红光，此尤为适用。同时，在表面附近被吸收的蓝光可产生光电子，光电子在背面复合，返回背面或在相邻像素处被收集。在硅的背面复合的光电子可导致灵敏度减少，而在相邻像素处被收集的光电子可导致成像传感器的串扰。由于最终半导体晶片厚度减少，更多红光完全透过收集区传递而不被吸收且因此进一步减少灵敏度。因此，需要有一减少串扰而具有改良灵敏度的背面受光装置。
附图说明
[0005] 图1是根据本发明的一实施例，绘示背面受光成像传感器的框图。
[0006] 图2是根据本发明的一实施例，绘示背面受光成像传感器的成像像素的截面图。
[0007] 图3A至3F绘示背面P+掺杂层的离子浓度的多种斜率。
[0008] 图4绘示背面受光成像传感器对背面P+掺杂层的多种离子浓度斜率的灵敏度。
[0009] 图5绘示背面P+掺杂层的多种离子浓度。
[0010] 图6绘示背面受光成像传感器对背面P+掺杂层的多种离子浓度的灵敏度。
[0011] 图7绘示对背面受光成像传感器的多种剩余基板厚度的频谱响应。
[0012] 图8绘示背面受光成像传感器对背面受光成像传感器的多种剩余基板厚度的灵敏度。
[0013] 图9A至9D根据本发明的一实施例，绘示形成背面受光成像传感器的成像像素的过程。
[0014] 图10是根据本发明的一实施例，绘示背面受光成像阵列内的二个四晶体管(″4T″)像素的像素电路的电路图。
[0015] 主要组件符号说明
[0016] 100成像传感器
[0017] 105像素阵列
[0018] 110读出电路
[0019] 115功能逻辑
[0020] 120控制电路
[0021] 200成像像素
[0022] 205P-型基板
[0023] 207正面
[0024] 209背面
[0025] 210N-区
[0026] 211注入深度
[0027] 213剩余基板厚度
[0028] 215P+固定层
[0029] 220背面P+掺杂层
[0030] 225浅沟槽隔离/STI
[0031] 230转移栅极
[0032] 235N+区/浮动扩散区
[0033] 240P-井
[0034] 245深P-井
[0035] 300成像像素
[0036] 305基板
[0037] 307正面
[0038] 309背面
[0039] 310保护氧化物
[0040] 315层间电介质
[0041] 317隔离区
[0042] 320金属堆叠
[0043] 325光电二极管
[0044] 330固定层
[0045] 335转移栅极
[0046] 340金属间电介质层
[0047] 345金属间电介质层
[0048] 350硼离子
[0049] 355硼掺杂层
[0050] 360注入深度
[0051] 365剩余基板厚度
[0052] 370防反射层
[0053] 375彩色滤光片
[0054] 380微透镜
[0055] 400像素电路
[0056] C1-Cx像素行
[0057] R1-Ry像素列
[0058] P1-Pn像素
[0059] M1、M2金属互连层
[0060] T1转移晶体管
[0061] T2重设晶体管
[0062] T3源极随耦(″SF″)晶体管
[0063] T4选择晶体管
[0064] VDD电力轨
[0065] PD光电二极管
[0066] TX转移信号
[0067] RST重设信号
[0068] FD浮动扩散节点
[0069] SEL选择信号
具体实施方式
[0070] 本发明的非限制及非详尽实施例是参考下列附图描述，其中除非另有指定，各图中相同参考数字是指相同部分。
[0071] 本文描述具有背面P+掺杂层的背面受光成像传感器的实施例。在下列描述中，阐述许多特定细节以提供实施例的彻底了解。然而，本领域技术人员应认知本文描述的技术可在无这些特定细节的一个或多个的情况下实践，或用其它方法、组件、材料等等实践。在其它实例中，未详细显示或描述已熟知的结构、材料或操作，以避免模糊某些方面。
[0072] 本说明书各处对「一个实施例」或「一实施例」的参考意味结合该实施例描述的一特定特征、结构或特性是包括于本发明的至少一个实施例中。因此，在本说明书各处的不同位置出现的词组「在一个实施例中」或「在一实施例中」不必全指同一实施例。此外，这些特定特征、结构或特性可以任何适当的方式组合于一个或多个实施例中。
[0073] 本说明书各处，使用若干专门术语。除非本文另有明确定义或明显建议它们的使用背景，这些术语将具有它们所源自的技术中的普通意义。「量子效率」在本文中定义为产生的载流子数与入射于成像传感器的活性区上的光子数的比率。「暗电流」在本文中定义为当成像传感器上没有入射光时在成像传感器中流动的电流。「白像素缺陷」在本文中定义为成像传感器中的一像素，该像素包括具有过量的电流泄漏的活性区。
[0074] 图1是根据本发明的一实施例，绘示背面受光成像传感器100的框图。成像传感器100的所绘示实施例包括像素阵列105、读出电路110、功能逻辑115及控制电路120。
[0075] 像素阵列105是背面受光成像传感器或像素(例如，像素P1，P2…，Pn)的二维(″2D″)阵列。在一个实施例中，每一个像素是有源像素传感器(″APS″)，诸如互补金属氧化物半导体(″CMOS″)成像像素。如所绘示，每一个像素排列成列(例如，列R1至Ry)及行(例如，行C1至Cx)以获取人、地方或对象的图像数据，该图像数据接下来可用于呈现该人、地方或对象的2D图像。
[0076] 每一个像素已经获取其图像数据或图像电荷之后，该图像数据是通过读出电路110读出并转移至功能逻辑115。读出电路110可包括放大电路、模拟至数字转换电路或其它。功能逻辑115可仅储存图像数据或甚至通过施加后图像效应(例如，剪裁、旋转、移除红眼、调整亮度、调整对比度或其它)而操纵图像数据。在一个实施例中，读出电路110可沿着读出行线(已绘示)一次读出一列图像数据，或可使用多种其它技术(未绘示)读出图像数据，诸如同时串行读出或完全并行读出全部像素。
[0077] 控制电路120被耦合至像素阵列105以控制像素阵列105的操作特性。举例而言，控制电路120可产生一快门信号用于控制图像获取。
[0078] 图2是背面受光成像传感器的成像像素200的截面图。成像像素200是图1中显示的像素阵列105的至少一个像素的一种可行性实施。成像像素200的所绘示实施例包括半导体层(即，P-型基板205)。于基板205内形成的是光电二极管(即，N-区210)、正面P+掺杂层(即，P+固定层215)、背面P+掺杂层220、浅沟槽隔离(″STI″)225、转移栅极230、浮动扩散(即，N+区235)、P-井240及深P-井245。
[0079] 成像像素200对入射于基板205的背面209上的光具有光敏性。在成像像素200中，多数光子吸收发生在基板205的背面209附近。为分离通过光子吸收建立的电子-空穴对及将电子驱赶至N-区210，在基板205的背面209附近需要一电场。因此，高度掺杂P+层220是通过掺杂基板205的背面209而建立以建立此电场。在一个实施例中，背面P+层220是使用硼掺杂及激光退火而建立。在一个实施例中，N-区210是形成于基板205内以自P+固定层215延伸至背面P+层220。
[0080] 如图2中所示，背面P+层220是注入至一注入深度211且基板205具有一剩余基板厚度213。在所绘示的实施例中，注入深度211表示从背面209测量时背面P+层220延伸入基板205中的距离。剩余基板厚度213表示自背面209至正面207的距离。根据本文所揭示的实施例，注入深度211、背面P+层220的离子浓度、背面P+层220中离子浓度的斜率及/或剩余基板厚度213可被选择以增加(例如，最优化)成像像素200的频谱及总体性能。例如，通过谨慎选择注入深度211、离子浓度及/或剩余基板厚度213，可增加成像像素200的量子效率。另外，亦可减少暗电流及白像素缺陷。
[0081] 在一个实施例中，背面P+层220是一硼高度掺杂层。在一个实施例中，硼掺杂层可具有一浓度渐次变化的硼离子，其中在背面209附近具有一比在注入深度211处更高的18
硼离子浓度。举例而言，背面P+层220可在背面209附近具有一范围在约1×10 离子/
3 20 3
cm(离子/立方厘米)至约1×10 离子/cm 的硼离子浓度，而在注入深度211附近硼离
15 3
子浓度可为约1×10 离子/cm。作为另一实例，背面P+层220可在背面209附近具有一
17 3 20 3
范围在约1×10 离子/cm 至约1×10 离子/cm 的硼离子浓度，且在注入深度211附近的
14 3 15 3
一硼离子浓度范围是在约1×10 离子/cm 至约2×10 离子/cm。在一个实施例中，背面P+层220的硼掺杂可使用氟化硼(BF2)作为掺杂剂或二硼烷(B2H6)作为掺杂剂源而实施。
[0082] 可选定硼离子的浓度及斜率以增加成像像素200的量子效率。硼掺杂层亦可具有一经选定以减少暗电流及/或白像素缺陷的硼离子浓度及斜率。例如，图3A至3F绘示背面P+掺杂层的离子浓度的多种斜率，而图4绘示背面受光成像传感器对多种离子浓度斜率的灵敏度。作为实例，图3A绘示具有小斜率(离子浓度逐渐增加)为约0.1微米至约3.0微米的背面P+层220的成像像素200的一实施例，该小斜率是从成像像素200的背面209测量。如自图4可见，图3A的实施例的灵敏度是显示于行A中，其指示成像像素200在不同波长(即，450nm、550nm、620nm及900nm等等)的灵敏度(以任意单位)。
[0083] 与图3A的实例对比，图3E绘示离子浓度的一更大斜率，其中离子浓度自约2.7微米快速增加至约3.0微米。进一步回顾图4，其显示此六个实施例中，图3E的离子浓度斜率意外地提供对所绘示波长的最大灵敏度。即，图3E的实施例既不具有该六个绘示实施例中最小斜率，亦不具有最大斜率。因此，可谨慎选择离子浓度斜率以增加成像像素的量子效率。
[0084] 图5绘示一背面P+掺杂层的多种离子浓度，而图6绘示背面受光成像传感器对该多种离子浓度的灵敏度。例如，图G绘示在3.00微米的注入深度(即，注入深度211)的离17 3 18 3
子浓度1×10 离子/cm ；图E绘示在注入深度3.00微米的离子浓度1×10 离子/cm ；且
19 3
图H绘示在注入深度3.00微米的离子浓度1×10 离子/cm。进一步回顾图6，其显示此三
19 3
个实施例中，图H的离子浓度(即，1×10 离子/cm)将提供对所绘示波长的最大灵敏度。
因此，可谨慎选择离子浓度斜率以增加成像像素的量子效率。
[0085] 如上文提及的，亦可选择注入深度211以便增加量子效率及减少暗电流及白像素缺陷。在一个实施例中，从背面209测量时注入深度211范围为约100nm至约400nm。在另一实施例中，注入深度211范围为约50nm至约400nm。在又一实施例中，注入深度211范围为约80nm至约200nm。
[0086] 亦可选择剩余基板厚度213以便增加量子效率及减少成像像素200的暗电流及白像素缺陷。在一个实施例中，剩余基板厚度213可取决于成像像素200的大小而具有较佳值。例如，剩余基板厚度213对像素大小的比率可在约0.8至3.0的范围内。对于1.75微米的像素，剩余基板厚度213可为约3微米，而对于1.4微米的像素，剩余基板厚度213可为约2.5微米。在一个实施例中，对于1.75微米的像素，剩余基板厚度213可在约2微米至约4微米的范围内。在另一实施例中，对于1.75微米的像素，剩余基板厚度213可在约1.4微米至约3.5微米的范围内。对于1.4微米的像素，剩余基板厚度213可在约1.1微米至约2.8微米的范围内。在又一实施例中，对于1.4微米的像素，剩余基板厚度213可在约
1.9微米至约2.7微米的范围内。
[0087] 图7绘示对背面受光成像传感器的多种剩余基板厚度213的频谱响应，而图8绘示该背面受光成像传感器对该多种剩余基板厚度的灵敏度。参考图7，标记为Si 4u的图绘示剩余基板厚度213为4微米的成像像素200的灵敏度(以任意单位)。类似地，标记为Si 3u、Si 2u、Si1.5u的图分别绘示剩余基板厚度213为3微米、2微米及1.5微米的成像像素200的灵敏度。进一步回顾图8，其显示范围在2至3微米的剩余基板厚度213意外地提供对所绘示波长的最大灵敏度。即，2至3微米的剩余基板厚度在所绘示的四个实施例中既非最薄亦非最厚。因此，可谨慎选择剩余基板厚度213以增加成像像素的量子效率。
[0088] 在图2的绘示实施例中，P-井240及深P-井245与背面P+层220相接在一起，以在成像像素之间(例如，在成像像素200与一相邻成像像素(未显示)之间)作用为一完整隔离井。在一个实例中，深P-井245形成于P-型基板205中，且P-井240形成于深P-井245之上。浅沟槽隔离区225可形成于P-井240内。在一个实例中，深P-井245延伸至基板205的背面209。在另一实例中，若用硼对背面P+层220进行充分地高度掺杂，深P-井245可能并不延伸直至背面209。
[0089] 图9A至9D根据本发明的一实施例，绘示形成一背面受光成像传感器的成像像素300的过程。成像像素300是图1中显示的像素阵列105的至少一个像素的一种可能实施。
图9A中显示的成像像素300的绘示实施例包括半导体层(即，基板305)、保护氧化物310、层间电介质315及金属堆叠320。基板305被绘示为包括隔离区317、光电二极管325、浮动扩散(″FD″)及正面P+掺杂层(即，固定层330)。金属堆叠320被绘示为包括金属互连层M1及M2，及金属间电介质层340及345。图9A中亦绘示转移栅极335。
[0090] 在图9A的绘示实施例中，光电二极管325是自正面307形成于基板305内。光电二极管325经配置以自背面309接收光。光电二极管325是通过选用的固定层330而绘示为固定的光电二极管。在一个实施例中，光电二极管325可为非固定的光电二极管或部分固定的光电二极管。另外，光电二极管325可为任何感光组件，诸如光闸或光电容器。此外，本文使用的术语像素意欲包含所有像素设计，包括CCD像素。
[0091] 亦包括于成像像素300中的是转移栅极335，该转移栅极经耦合以将光电二极管325中所累积的电荷转移至浮动扩散FD。在一个实施例中，转移栅极335为一多晶体硅(即，多晶硅)结构。耦合至正面307的是保护氧化物310及层间电介质315。在一个实施例中，层间电介质315为氧化硅。
[0092] 隔离区317可包括一个或多个隔离井，诸如参考图2描述的STI 225、P-井240及深P-井245。隔离区317经配置以独立地或与背面P+层共同地作用以在像素之间(例如，在成像像素300与一相邻成像像素(未显示)之间)提供一基本上完整的隔离井。在一个实例中，隔离区317延伸至基板305的背面309。在另一实例中，若用硼对后续背面P+层进行充分地高度掺杂，隔离区317可能并不延伸直至背面309。
[0093] 如图9A中显示，成像像素300包括金属堆叠320。金属堆叠320的绘示实施例包括通过金属间电介质层340及345分离的二个金属层M1及M2。虽然图9A绘示二层的金属堆叠，金属堆叠320在基板305的正面307上可包括更多或更少金属层以供传送信号。在一个实施例中，金属互连层M1及M2为一金属诸如铝、铜或其它合金。在一个实施例中，金属互连层M1及M2是通过溅射、准直溅射、低压溅射、反应溅射、电镀、化学气相沉积或蒸发而形成。在一个实施例中，转移栅极335及浮动扩散FD是通过一孔、穿孔或其它连接构件(未显示)而穿过保护氧化物310及层间电介质315而电耦合至金属互连层M1及M2的一个或多个。在一个实施例中，钝化层(未显示)设置于金属堆叠320之上。
[0094] 在一个实施例中，成像像素300包括设置于金属堆叠320与基板305的正面307之间的硅化物或金属光反射层(未显示)。光反射层可经配置以将透过光电二极管325继续传播的光反射回该光电二极管325，以减少光学串扰的效应及增加光电二极管325的效率。在一个实施例中，光反射层被设置于保护氧化物310与层间电介质315之间。在一个实施例中，光反射层被设置于光电二极管325之上而非在浮动扩散FD或转移栅极335之上。在一个实施例中，光反射层可具有一凹形以便更准确地将光反射回光电二极管325之上。
[0095] 现在参考图9B，在背面309执行硼掺杂。在一个实施例中，硼掺杂可使用氟化硼(BF2)作为掺杂剂或二硼烷(B2H6)作为掺杂剂源而实施。成像像素300的改良性能可源自13 2 16 2
硼离子350的剂量范围在约1×10 离子/cm 至约1×10 离子/cm 的范围内。成像像素
14 2 15
300的进一步改良性能可源自硼离子350的剂量范围在约5×10 离子/cm 至约5×10 离
2 13 2
子/cm 的范围内。在一个实施例中，硼离子350的剂量范围是在约5×10 离子/cm 至约
15 2
1×10 离子/cm 的范围内。
[0096] 现在转向图9C，掺杂剂注入过程之后是自背面309的激光退火。所形成的背面P+掺杂层在图9C中显示为一硼掺杂层355。如图9C中显示，光电二极管325(即，N-区)设置于固定层330与硼掺杂层355之间。在一个实施例中，光电二极管325是直接耦合至固定层330及直接耦合至硼掺杂层355。因为背面P+掺杂(即，硼掺杂层355)，在背面309附近所产生的光电子现可经受一朝向正面307的垂直的力。
[0097] 在一个实施例中，自背面309测量，注入深度360是在约100nm至约400nm的范围内。在另一实施例中，注入深度360是在约50nm至约400nm的范围内。作为实例，注入深度360可在约80nm至约200nm的范围内。
[0098] 剩余基板厚度365可取决于成像像素300的大小而具有较佳值。例如，对于1.75微米的像素，剩余基板厚度365可为约2至4微米。在一个实例中，1.75微米的像素可具有范围在约1.4微米至约3.5微米之内的剩余基板厚度365。对于1.4微米的像素，剩余基板厚度365可为约2.5微米。在一个实例中，1.4微米的像素可具有范围在约1.1微米至约3微米之内的剩余基板厚度365。在另一实例中，1.4微米的像素可具有范围在约1.9微米至约2.7微米之内的剩余基板厚度365。
[0099] 如图9D中显示，选用彩色滤光片375、微透镜380及防反射层370其后被耦接至背面309。
[0100] 图10是根据本发明的一实施例，绘示一背面受光成像阵列内的二个四晶体管(″4T″)像素的像素电路400的电路图。像素电路400是适于实施图1的像素阵列100、图2的像素200或图9D之像素300中的每一个像素的一种可能的像素电路体系结构。然而，应了解本发明的实施例并不限于4T像素体系结构；确切而言，受益于本发明的本领域技术人员应了解，本教导亦适用于3T设计、5T设计或多种其它像素体系结构。
[0101] 在图10中，像素Pa及Pb是以二列及二行设置。每一个像素电路400的绘示实施例包括光电二极管PD、转移晶体管T1、重设晶体管T2、源极随耦(″SF″)晶体管T3及选择晶体管T4。在操作期间，转移晶体管T1接收一转移信号TX，该转移信号将光电二极管PD中累积的电荷转移至一浮动扩散节点FD。
[0102] 重设晶体管T2被耦合于一电力轨VDD与浮动扩散节点FD之间，以在一重设信号RST的控制下重设(例如，将FD放电或充电至一预设电压)。浮动扩散节点FD被耦合至SF晶体管T3的栅极。SF晶体管T3被耦合于电力轨VDD与选择晶体管T4之间。SF晶体管T3作为一源极随耦器而操作，提供自浮动扩散节点FD的高阻抗输出。最后，选择晶体管T4在选择信号SEL的控制下选择性将像素电路500的输出耦合至读出行线。在一个实施例中，TX信号、RST信号及SEL信号是通过控制电路120产生。TX信号、RST信号、SEL信号、VDD及接地在像素电路500中可通过金属互连层M1及M2传送。在一个实施例中，晶体管T1、T2、T3及T4、光电二极管PD及浮动扩散节点FD可通过金属互连层M1及M2而连接为如图10中所示。
[0103] 本发明的绘示实施例的以上描述，包括在摘要中的描述，并不意欲具详尽性或将本发明限制为所揭示的精确形式。虽然本发明的特定实施例及实例在本文中是为绘示性目的而描述，如本领域技术人员所了解，在本发明的范围内可有多种修改。
[0104] 可根据以上详细描述对本发明做出此等修改。不应将下列权利要求中使用的术语解释为限制本发明于本说明书中揭示的特定实施例。确切而言，本发明的范围是完全由下列权利要求决定，其应根据权利要求的解释的建立原则解读。
